集成電路ESD防護(hù)淺析

郭昌宏，周金成，李習(xí)周，張易勒

(天水華天科技股份有限公司，甘肅 天水 741000)

靜電是一種客觀存在的自然現(xiàn)象，產(chǎn)生的方式多種，如接觸、摩擦、電器間感應(yīng)等。人體自身的動(dòng)作或與其他物體的接觸、分離、摩擦或感應(yīng)等因素，能夠產(chǎn)生幾千伏甚至上萬伏的靜電。

兩個(gè)電勢(shì)不同的物體相接觸會(huì)造成電荷在兩個(gè)物體間的轉(zhuǎn)移，直到二者電勢(shì)相等，電荷分配完畢。當(dāng)帶有電荷的半導(dǎo)體器件上電的一剎那，電荷泄放通路形成瞬間高脈沖形成導(dǎo)電通路，器件引腳所吸收的高能脈沖損傷芯片。

1 電子行業(yè)的困擾

隨著我國(guó)電子產(chǎn)業(yè)的迅速發(fā)展和技術(shù)水平不斷提高，高分子材料、大規(guī)模IC、微電子器件廣泛應(yīng)用于各領(lǐng)域及電子產(chǎn)品中，靜電放電（Electrostatic Discharge，ESD）造成的損傷給企業(yè)造成了重大的危害。因此，靜電防護(hù)技術(shù)受到企業(yè)的普遍重視。ESD是造成所有電子元器件或IC系統(tǒng)過度電應(yīng)力破壞的主要元兇。因?yàn)殪o電通常瞬間釋放的電壓非常高（超過幾千伏），這種損傷是毀滅性和永久性的，會(huì)造成電路直接燒毀。所以預(yù)防靜電損傷是所有IC設(shè)計(jì)和制造的頭號(hào)難題。ESD現(xiàn)象存在集成電路芯片的制造、運(yùn)輸、使用過程中，芯片的外部環(huán)境或者內(nèi)部結(jié)構(gòu)積累一定量的電荷，這些積累的電荷會(huì)瞬間通過芯片的管腳進(jìn)入集成電路內(nèi)部，在集成電路內(nèi)部的電流峰值可達(dá)到數(shù)安培，這個(gè)瞬態(tài)大電流足以將芯片燒毀，如圖1所示。

圖1 集成電路內(nèi)部ESD失效SEM圖像

1.1 ESD對(duì)IC的放電方式

根據(jù)ESD產(chǎn)生的機(jī)理及其對(duì)IC放電的不同方式，通常將靜電放電分為三類模型。

1.1.1 人體模型

人體模型（Human Body Model，HBM)是目前最常見的模型，也是在產(chǎn)品的可靠性檢驗(yàn)中一定要通過的檢測(cè)項(xiàng)目。人體模型是指因人體上已積累了靜電后接觸芯片，靜電會(huì)瞬間從芯片的某個(gè)端口進(jìn)入芯片內(nèi)部，再經(jīng)由芯片的另一端口泄放至地，此放電會(huì)在幾百納秒的時(shí)間內(nèi)產(chǎn)生數(shù)安培的瞬間電流，把芯片內(nèi)的器件燒毀。一般人體模型ESD的防護(hù)級(jí)為2～4 kV。

1.1.2 機(jī)器模型（Machine Model，MM)

機(jī)器模型（Machine Model，MM)是當(dāng)積累在機(jī)器金屬臂上的靜電接觸芯片時(shí)有可能通過芯片的管腳瞬間泄放靜電電流。機(jī)器放電模式的等效放電電阻（Resd）為 0 Ω，但其等效電容（Cesd）為200 pF。由于機(jī)器放電模式的等效電阻小，故其放電的過程更短，能在幾納秒到幾十納秒間產(chǎn)生數(shù)安培的瞬態(tài)電流。目前，機(jī)器模型及其測(cè)試標(biāo)準(zhǔn)由日本制定。

1.1.3 器件充電模型

器件充電模型（Charged Device Model，CDM)是芯片本身積累靜電荷，當(dāng)芯片管腳與地表接觸的瞬間，芯片內(nèi)部的靜電會(huì)經(jīng)管腳向外泄放電流。該模式放電的時(shí)間僅在幾納秒之內(nèi)。芯片內(nèi)部的靜電會(huì)因芯片器件本身對(duì)地的等效電容而變，芯片擺放的角度以及芯片所用的封裝形式都會(huì)造成不同的等效電容。

一般集成電路中ESD的規(guī)格如表1所示（“OK”為最低的要求）。

表1 ESD規(guī)格表

1.2 +ESD對(duì)集成電路損傷的表現(xiàn)

靜電對(duì)IC的損傷主要表現(xiàn)為：芯片內(nèi)熱二次擊穿、金屬噴鍍?nèi)廴凇⒔橘|(zhì)擊穿、表面擊穿、體積擊穿、功能故障等。表面擊穿損傷如圖2所示。

圖2 表面擊穿示意圖

靜電放電是電子產(chǎn)品質(zhì)量最大的潛在殺手，靜電防護(hù)也成為電子產(chǎn)品質(zhì)量控制的重要內(nèi)容。ESD損傷的成本在每個(gè)進(jìn)程級(jí)，增加10倍，如圖3所示。

圖3 靜電損傷成本示意圖

集成電路制造技術(shù)已進(jìn)入納米時(shí)代，隨著集成電路尺寸的減小，ESD問題越來越成為集成電路中最主要的可靠性問題。而國(guó)內(nèi)外品牌手機(jī)使用時(shí)穩(wěn)定性的差異也基本上反映了他們?cè)陟o電防護(hù)及產(chǎn)品的防靜電設(shè)計(jì)上的差異。

2 集成電路中ESD問題的解決途徑

ESD保護(hù)一般通過兩種途徑來實(shí)現(xiàn)，第一種方法是避免ESD的發(fā)生；第二種方法則是通過芯片內(nèi)或芯片外集成內(nèi)部保護(hù)電路或?qū)Ｓ肊SD保護(hù)器件，從而避免ESD發(fā)生后將被保護(hù)器件損壞。

2.1 避免ESD的措施

靜電放電防護(hù)電路是IC上專門用來做靜電放電防護(hù)用的特殊電路，提供ESD電流泄放路徑，以免ESD放電時(shí)電流流入IC內(nèi)部電路而造成損傷。

2.1.1 接地

接地是避免ESD最基本也是最有效的方法。接地可為靜電沖擊提供良好的泄放通道，使帶電體上積聚的靜電荷得以順利泄出，迅速導(dǎo)入地面，避免對(duì)敏感元件的放電，接地電阻應(yīng)＜10 Ω。將工作環(huán)境中的人員、設(shè)備通過不同的地線接地，該區(qū)域中的操作臺(tái)面應(yīng)該接地良好。靜電接地適用于導(dǎo)靜電材料和靜電耗散材料，如膠皮接地。

2.1.2 濕度控制

濕度是影響靜電電荷積累的重要因素。增加環(huán)境濕度可提高非導(dǎo)體材料的表面電導(dǎo)率，使物體表面不易聚積靜電。在靜電危險(xiǎn)場(chǎng)所，在工藝條件許可時(shí)，可以安裝空調(diào)設(shè)備、噴霧器以提高空氣的相對(duì)濕度消除靜電。為使靜電達(dá)到最佳的控制效果，必須使?jié)穸缺３衷?0%～70%以上。在允許的情況下濕度以不低于50%為宜。適當(dāng)增加濕度可降低ESD電壓，具體濕度如2表所示。

表2 操作人員工作時(shí)產(chǎn)生靜電的典型數(shù)據(jù)kV

2.1.3 防靜電腕帶直接接觸集成元器件的人員均應(yīng)配戴防靜電腕帶，防靜電腕帶應(yīng)與人體皮膚有良好接觸，防靜電腕帶可以將人體上的靜電釋放掉。

2.1.4 包圍隔離、靜電屏蔽

為了防止靜電電荷進(jìn)入敏感電子器件造成損傷，需要用抗靜電材料包裝，并用靜電屏蔽袋作為保護(hù)。一切貯存、周轉(zhuǎn)集成元器件的容器（元器件袋、轉(zhuǎn)運(yùn)箱、印制板架、元器件存放盒等）應(yīng)具備靜電防護(hù)性能。倉(cāng)庫(kù)的存放架也應(yīng)接地，以免聚集大量靜電損壞集成元器件。而在靜電敏感區(qū)域工作的人員，則還需要穿著靜電服。靜電屏蔽適用于高壓電源的靜電屏蔽、某些對(duì)靜電極敏感電路的屏蔽，從而避免靜電場(chǎng)對(duì)ESDS器件和ESDS組件的感應(yīng)和靜電放電產(chǎn)生的寬頻帶干擾。

2.1.5 靜電中和

靜電中和是利用外界因素將空氣電離，利用異性電荷相吸的原理，異號(hào)電荷與靜電源上的電荷中和，同號(hào)電荷導(dǎo)向大地，從而消除靜電源上積累的靜電。離子中和絕緣體往往是易產(chǎn)生靜電的，對(duì)絕緣體靜電的消除，用接地方法是無效的，通常采用的方法是離子中和，即在工作環(huán)境中使用離子風(fēng)機(jī)，離子氣槍。

2.2 設(shè)計(jì)ESD保護(hù)器件

避免ESD的措施一般應(yīng)用于產(chǎn)品交付客戶之前，對(duì)于終端用戶顯然不合適。因此，需要在電子產(chǎn)品的設(shè)計(jì)時(shí)加上ESD防護(hù)單元，這個(gè)防護(hù)單元可以在芯片外加上專用ESD防護(hù)器件，也可以在芯片內(nèi)部加上ESD防護(hù)單元。

2.2.1 芯片內(nèi)部ESD防護(hù)

ESD防護(hù)設(shè)計(jì)的關(guān)鍵在于在芯片內(nèi)部電路的I/O端口集成片上（on-Chip)ESD防護(hù)單元。芯片內(nèi)部ESD防護(hù)就是在芯片里集成ESD防護(hù)單元，當(dāng)靜電信號(hào)到來的時(shí)候保護(hù)內(nèi)部電路免遭破壞，相比于芯片外ESD防護(hù)電路，其可直接顯著增強(qiáng)ESD防護(hù)能力，節(jié)省板級(jí)空間，減少系統(tǒng)成本并降低設(shè)計(jì)與布線的復(fù)雜度。最經(jīng)濟(jì)有效的方法是合理設(shè)計(jì)芯片上ESD防護(hù)單元，這個(gè)單元必須能夠有效地保護(hù)內(nèi)部電路抵御ESD沖擊。

人體放電模型的ESD來自外界，所以ESD防護(hù)電路都是做在引線PAD的旁邊。在輸出PAD，其輸出極大尺寸的PMOS及NMOS元件本身可當(dāng)作ESD防護(hù)元件來用。輸入PAD，因CMOS電路的輸入PAD一般都是連接到MOS元件的柵極（gate），柵極氧化層容易被ESD所擊穿，因此在輸入極的旁邊會(huì)做一組ESD防護(hù)電路來保護(hù)輸入級(jí)的元件。在VDD pad與VSS pad的旁邊也要做ESD防護(hù)電路，因?yàn)閂DD與VSS腳之間也可能遭受ESD的放電。ESD防護(hù)電路的安排必須全方位地考慮到ESD測(cè)試的各種組合。ESD防護(hù)網(wǎng)絡(luò)如圖4所示。

圖4 全芯片ESD防護(hù)網(wǎng)絡(luò)

2.2.2 ESD防護(hù)電路

ESD防護(hù)電路是為了防護(hù)ESD而加入，在IC正常工作情形下，該ESD防護(hù)電路不起作用。因此加入ESD防護(hù)電路時(shí)，要提供有效快速的ESD放電回路，抗靜電結(jié)構(gòu)自身也不能被損壞。當(dāng)電路在正常工作時(shí)，抗靜電結(jié)構(gòu)是不工作的，其負(fù)作用（例如輸入延遲）必須在可以接受的范圍內(nèi)盡可能地小，應(yīng)防止ESD結(jié)構(gòu)部分發(fā)生閂鎖。芯片內(nèi)部ESD防護(hù)電路如圖5所示。

圖5 芯片內(nèi)部ESD防護(hù)電路圖

2.2 芯片外ESD防護(hù)

由于芯片上ESD保護(hù)電路能力有限，為了保證整個(gè)系統(tǒng)有較好的ESD防護(hù)能力，外部ESD保護(hù)器件是必不可少的。芯片外ESD保護(hù)器件常見的有陶瓷電容、齊納二極管、肖特基二極管、MLV(Multi-Layer Varistor，多層變阻器）和 TVS(Transient Voltage Suppresser瞬態(tài)電壓抑制器）。無ESD保護(hù)的芯片如圖6所示，有ESD保護(hù)的芯片如圖7所示。

圖6 無ESD保護(hù)芯片圖

圖7 有ESD保護(hù)芯片圖

2.2.1 陶瓷電容

在大功率、高壓領(lǐng)域使用的高壓陶瓷電容器，具有小型、高耐壓和頻率特性好等特點(diǎn)。隨著材料、電極和制造技術(shù)的進(jìn)步，高壓陶瓷電容器的發(fā)展有了長(zhǎng)足的進(jìn)展，并取得廣泛應(yīng)用。高壓陶瓷電容器已成為大功率高壓電子產(chǎn)品不可缺少的元件之一。

目前，最先進(jìn)的陶瓷電容的ESD保護(hù)能力是傳統(tǒng)產(chǎn)品的3倍，CeraPad陶瓷基板的ESD保護(hù)能力可達(dá)25 kV。

2.2.2 肖特基二極管

MLV（多層變阻器）是一種基于ZnO壓敏陶瓷材料，其工作原理是利用壓敏電阻的非線性特性，當(dāng)過電壓出現(xiàn)在壓敏電阻的兩端時(shí)，壓敏電阻可以將電壓鉗位到一個(gè)相對(duì)固定的電壓值，從而實(shí)現(xiàn)對(duì)后級(jí)電路的保護(hù)。MLV的內(nèi)部結(jié)構(gòu)如圖8所示。

圖8 MLV的內(nèi)部結(jié)構(gòu)示意圖

2.2.3 TVS

TVS(Transient Voltage Suppresser瞬態(tài)電壓抑制器）通常并聯(lián)于被保護(hù)電路，當(dāng)瞬態(tài)電壓超過電路正常工作電壓時(shí)，二極管發(fā)生雪崩，為瞬態(tài)電流提供通路，使內(nèi)部電路免遭超額電壓的擊穿或超額電流的過熱燒毀。TVS的內(nèi)部結(jié)構(gòu)如圖9所示。

圖9 TVS的內(nèi)部結(jié)構(gòu)示意圖

2.2.4 PCB布線

PCB布線是ESD防護(hù)的一個(gè)關(guān)鍵要素，PCB設(shè)計(jì)中，采用瞬態(tài)電壓抑制器（TVS)二極管來抑制因ESD放電產(chǎn)生的直接電荷注入，PCB設(shè)計(jì)中更重要的是克服放電電流產(chǎn)生的電磁干擾（EMI）電磁場(chǎng)效應(yīng)。需注意電路環(huán)路、電路連線長(zhǎng)度、低電荷注入，避免在PCB邊緣安排重要的信號(hào)線，如時(shí)鐘和復(fù)位信號(hào)等，將PCB上未使用部分設(shè)置為接地。

3 結(jié)束語(yǔ)

ESD是一個(gè)“看似很小的大問題”，一個(gè)產(chǎn)品ESD防護(hù)的好壞直接影響到該產(chǎn)品的良品率和壽命。從目前情況看，芯片上集成電路ESD防護(hù)電路的難度相當(dāng)大；工藝的進(jìn)步使集成電路柵極氧化層越來越薄，集成電路自身的ESD防護(hù)能力降低，先進(jìn)工藝使傳統(tǒng)的芯片上ESD防護(hù)措施效果減弱。芯片上ESD防護(hù)單元的設(shè)計(jì)，對(duì)電子產(chǎn)品抗擊ESD傷害有著至關(guān)重要的作用，是提高集成電路自身抗靜電的有效方法。

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