一種改進結(jié)構(gòu)的延遲鎖相環(huán)

西安紫光國芯半導體有限公司 耿獻忠 蔣 強 陳 婷 薛小飛 龍曉東

1 引言

現(xiàn)有延遲鎖相環(huán) DLL 的結(jié)構(gòu)如圖1所示。

圖1 現(xiàn)有延遲鎖相環(huán)的結(jié)構(gòu)示意圖

它的工作原理為：輸入時鐘進入DLL延遲鏈，經(jīng)過延遲后產(chǎn)生輸出時鐘，輸出時鐘經(jīng)過反饋電路后產(chǎn)生反饋時鐘，輸入時鐘與反饋時鐘在DLL鑒相器進行相位比較后輸出UP或DN的信號到DLL邏輯控制電路去控制DLL延遲鏈的增加或減少，直到輸入時鐘與反饋時鐘的相位對齊。

輸入時鐘采樣到反饋時鐘的高電平時，up=1，dn=0；輸入時鐘采樣到反饋時鐘的低電平時，dn=1，up=0。當DLL鎖定以后，輸入時鐘和反饋時鐘的相位對齊，同時輸入時鐘和DQS的相位也對齊。

2 現(xiàn)有延遲鎖相環(huán)的控制方式及缺陷

現(xiàn)有延遲鎖相環(huán) DLL 的結(jié)構(gòu)及其控制方式存在一定的問題。具體介紹如下：

對于DLL的更新速度：輸入時鐘和反饋時鐘的初始相位關(guān)系如圖2 所示。

圖2 輸入時鐘和反饋時鐘的初始相位示意圖

由于輸入時鐘和反饋時鐘的初始相位差 td0 較大，所以 DLL 以一個較快的速度 1step/(n*tck)( 表示 n 個時鐘周期更新一次延遲鏈 )去更新輸入時鐘和反饋時鐘的相位差；tck為時鐘周期。當輸入時鐘和反饋時鐘的相位差幾乎為 0時，如圖 3所示。

圖3 DLL鎖定后輸入時鐘和反饋時鐘的相位示意圖

為了過濾輸入時鐘和電源上的一些很小的噪聲，DLL 的更新速度會變慢，從 1step/(n*tck) 變?yōu)?1step/(m*tck)，m>n ,即更新速度變慢。

在正常情況下，DLL鎖定后改變更新速度是合理的，可以有效過濾輸入時鐘和電源上的一些很小的噪聲，保持DLL延遲鏈的穩(wěn)定。但是，當DLL鎖定以后，芯片可以進入到電源關(guān)閉模式，當電源關(guān)閉模式退出時，電源上會有一個較大的波動，這個波動的幅度和持續(xù)時間遠遠超過了輸入時鐘和電源上的一些正常的、很小的噪聲波動，如圖4所示。

圖4 為電源關(guān)閉模式退出時電源上的波動示意圖

由于電源的不穩(wěn)定，導致DLL延遲鏈的延遲時間出現(xiàn)很大的變化，從而導致輸入時鐘VCLK 和數(shù)據(jù)對齊信號 DQS 的相位差不為0，而是有一個相位差δ。

電源關(guān)閉模式退出后，系統(tǒng)需要VCLK和DQS的上升沿對齊，如果電源波動較大，DLL需要更新DLL延遲鏈的長度以讓VCLK和DQS的上升沿對齊。假設電源電壓的下降導致DLL需要減少DLL延遲鏈的個數(shù)，DLL更新了x*1step次，然后由于電源電壓的恢復，DLL延遲鏈的長度在減少，又需要DLL增加延遲鏈的個數(shù)。從理論上來說，當電源電壓恢復到不穩(wěn)定狀態(tài)以前的值時，由于電源電壓在下降時DLL減少了x*1step，DLL也需要增加x*1step，這樣VCLK和DQS的上升沿才處于對齊狀態(tài)。此時有可能存在的問題是，當電源電壓已經(jīng)恢復到不穩(wěn)定狀態(tài)以前的值時，DLL還沒有完成x*1step的增加，原因是DLL過多的減少了延遲鏈的個數(shù)。

3 改進結(jié)構(gòu)延遲鎖相環(huán)的具體實現(xiàn)

基于前述現(xiàn)有延遲鎖相環(huán)的基礎上，提出了一種新的改進結(jié)構(gòu)，如圖5所示。改進結(jié)構(gòu)包括延遲鏈、鑒相器、反饋電路、增/減電路、更新速度電路、邏輯控制電路和可配置計數(shù)器。

圖5 延遲鎖相環(huán)的結(jié)構(gòu)示意圖

當電源關(guān)閉模式退出后，存儲器控制系統(tǒng)發(fā)出電源關(guān)閉模式退出信號給可配置計數(shù)器，可配置計數(shù)器輸出第一信號給邏輯控制電路，邏輯控制電路通過更新速度電路控制延遲鏈，使其在連續(xù)N次用1step/（m*tck）的更新速度往同一方向更新（通常是減少DLL延遲鏈的長度）后，將更新速度調(diào)整為1step/（k*tck），這樣以降低更新的速度。其中k>m，N由用戶根據(jù)不同的工況進行配置，N優(yōu)選為大于等于2的自然數(shù)。

因為DLL已經(jīng)連續(xù)多次往同一方向更新，意味著可能已經(jīng)快接近更新目標，需要把更新速度降下來，否則有可能產(chǎn)生過沖。當由于電源電壓的恢復，DLL結(jié)束一個方向的更新（通常是減少DLL延遲鏈的長度），往相反方向更新（即DLL需要增加DLL延遲鏈的長度）時，更新速度恢復為1step/（m*tck），以抑制輸入時鐘和電源上的一些較小的噪聲。

4 結(jié)束語

本文設計的一種新的延遲鎖相環(huán)以及濾波更新控制方法，相對于現(xiàn)有技術(shù)，結(jié)構(gòu)簡單、實現(xiàn)方便。同時，延遲鎖相環(huán)在電源關(guān)閉模式退出時，DLL能夠自動調(diào)整更新速度，避免了錯誤的過多的更新而產(chǎn)生過沖；以保證VCLK和DQS的上升沿對齊，且系統(tǒng)操作不會出現(xiàn)錯誤。

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