基于0.18μm CMOS工藝的0.1-2 GHz寬帶功率放大器芯片

成都嘉納海威科技有限責(zé)任公司 鄔海峰

天津城建大學(xué) 朱 琳

青海民族大學(xué) 林 倩

1.引言

近幾十年來，覆蓋VHF至UHF頻段的射頻收發(fā)系統(tǒng)在衛(wèi)星廣播、航天器通信、射頻識(shí)別、全球定位等的軍用與民用通信電子裝備中發(fā)揮了巨大價(jià)值[1]-[3]。由于電子裝備正在向著小型化、高集成度、輕量化、多功能和低成本等方向發(fā)展，因此系統(tǒng)迫切需要射頻收發(fā)機(jī)前端中功率放大器（PA）芯片具備寬帶放大的功能。所以，實(shí)現(xiàn)上述頻段的寬帶、低成本的CMOS PA可以有效地支持電子裝備的研發(fā)與應(yīng)用。

高功率、寬帶射頻CMOS PA設(shè)計(jì)具有較大的挑戰(zhàn)性。首先，CMOS工藝的低擊穿電壓和高膝點(diǎn)電壓等[1]-[2]限制了PA的功率輸出能力；其次，寬帶匹配電路的設(shè)計(jì)難度較大。一般來說，實(shí)現(xiàn)寬帶PA的常規(guī)方法包括分布式和平衡式放大結(jié)構(gòu)[3]，但是，分布式放大器的效率偏低并占用較大的芯片面積，芯片成本高[5]；平衡放大器則需要采用90°移相的耦合器，其帶寬較窄且不宜采用片上電路實(shí)現(xiàn)[3]。其他方法如采用變壓器匹配和RLC等匹配網(wǎng)絡(luò)不可避免采用片上感性器件，所以也占用較大的芯片面積[3]-[5]，成本難以降低。

“晶體管堆疊法”就是一種有望解決上述設(shè)計(jì)難題的技術(shù)，它采用順次串聯(lián)連接晶體管的結(jié)構(gòu)，來實(shí)現(xiàn)高電壓擺幅和高輸出負(fù)載阻抗，從而克服低擊穿電壓限制并具有極佳的寬帶輸出特性，它的高輸出阻抗可以直接被設(shè)計(jì)為50 Ω的標(biāo)準(zhǔn)阻抗，從而避免采用電感或者變壓器等來匹配，大大降低了芯片面積[5]。

本文介紹了一種雙級(jí)、四晶體管堆疊寬帶CMOS PA。結(jié)合負(fù)反饋技術(shù)和阻性匹配技術(shù)，該CMOS PA具有極寬的功率輸出特性且占用較小的芯片面積。經(jīng)過商用0.18 μm的CMOS工藝流片后，該雙級(jí)PA的測(cè)試結(jié)果實(shí)現(xiàn)了覆蓋0.1–2 GHz頻段的180%的相對(duì)帶寬、18.1±0.6 dB的增益和平坦度、20 dBm的飽和輸出功率、優(yōu)于-10.5 dB和-12.6 dB的輸入與輸出匹配和12%的功率附加效率(PAE)。該P(yáng)A僅占用0.52 mm2面積。據(jù)作者所知，這是實(shí)現(xiàn)滿足上述指標(biāo)CMOS PA中面積最小的芯片。

2.電路設(shè)計(jì)

本文提出的雙級(jí)、四堆疊結(jié)構(gòu)PA如圖1所示，其中四個(gè)場(chǎng)效應(yīng)晶體管(M1–M4或M5–M8)按照從漏極到源極的方式自直流饋電點(diǎn)順次連接到地。其中，雙級(jí)放大結(jié)構(gòu)用于提升PA的功率增益，四堆疊結(jié)構(gòu)用于增大輸出功率和輸出阻抗，從而增強(qiáng)電路的寬帶功率輸出能力。理想情況下四堆疊結(jié)構(gòu)總電壓擺幅是單個(gè)晶體管的四倍而電流不變。因此，根據(jù)歐姆定律可知四堆疊結(jié)構(gòu)的功率輸出能力和輸出負(fù)載阻抗是單個(gè)晶體管的四倍。輸入串聯(lián)電阻(R1)和負(fù)反饋電阻(R12)用于改善電路的輸入與級(jí)間匹配特性；負(fù)反饋電阻(R13)用于改善電路的級(jí)間與輸出匹配特性；電阻分壓網(wǎng)絡(luò)(R2–R6,R7–R11)為堆疊結(jié)構(gòu)的四個(gè)晶體管提供恰當(dāng)?shù)臇艠O偏置電壓。盡管堆疊結(jié)構(gòu)放大器是潛在不穩(wěn)定的，但是電阻分壓網(wǎng)絡(luò)、阻性匹配和反饋網(wǎng)絡(luò)卻可以改善電路的穩(wěn)定性。柵極外加電容(C3–C5, C7–C9)用于調(diào)節(jié)堆疊晶體管間的最佳負(fù)載匹配阻抗；輸入電容(C2&C6)用于實(shí)現(xiàn)電路的阻抗匹配和隔直功能。圖1中虛線框內(nèi)的器件均為片上元件，隔直電容(C1&C10)和饋電電感(L1&L2)采用片外器件。

圖1 雙級(jí)四堆疊結(jié)構(gòu)PA電路原理圖

堆疊結(jié)構(gòu)中以第二級(jí)放大器為例，四個(gè)堆疊晶體管的尺寸和工作狀態(tài)在理想情況下是一樣的；每個(gè)堆疊晶體管在飽和區(qū)的靜態(tài)漏極電流Ids=1/2μnCoxW/ L(Vgs-Vth)2。其中，μn為遷移率、Cox為單位表面面積的柵電容、W為晶體管柵寬、L為柵長、Vgs為柵電、Vth為閾值電壓，因此可得Ids約為80 mA。單級(jí)晶體管的最佳負(fù)載阻抗為，Zopt=(Vds-Vknee)/Ids。其中，Vds為漏源電壓，Vknee為膝點(diǎn)電壓、Ids為漏源電流。當(dāng)Vds-Vknee為1 V時(shí)，可得Zopt為12.5 Ω。因此，四堆疊結(jié)構(gòu)的總輸出最佳負(fù)載阻抗為50 Ω，它不需要額外的輸出匹配網(wǎng)絡(luò)就可以實(shí)現(xiàn)堆疊結(jié)構(gòu)的50 Ω最佳負(fù)載阻抗匹配，由此大大節(jié)省了面積并降低了輸出網(wǎng)絡(luò)的設(shè)計(jì)難度。當(dāng)工作頻率遠(yuǎn)遠(yuǎn)小于晶體管特征頻率ft時(shí)，該雙級(jí)放大器在50 Ω輸入與輸出阻抗下的小信號(hào)電壓增益為：Av=50RLgm1gm2/((1+RL/R12)(1+ 50/R12))，RL=R13/(1+gm2/(sC6(R8+1/sC7)||R7+ 1)50||R11))。其中，gm1和gm2是一二級(jí)放大器的跨導(dǎo)。通過增大串聯(lián)電阻(R1)的值可以改善輸入阻抗的寬帶匹配響應(yīng)并提升電路穩(wěn)定性，犧牲電路的增益和噪聲特性。反饋電阻(R12&R13)降低電路的低頻增益，改善高頻特性，改善電路的寬頻響應(yīng)。通過優(yōu)化R12的大小可以獲得S21增益平坦度、輸入與輸出匹配指標(biāo)的良好折中的設(shè)計(jì)，R1和R13可采用類似的方法確定。當(dāng)選取R12=200 Ω時(shí)，在0.1–2 GHz內(nèi)可以獲得優(yōu)于-12 dB的輸入匹配，和24±1 dB的增益平坦度。

3.實(shí)驗(yàn)結(jié)果

采用0.18μm CMOS工藝流片后，本文提出的雙級(jí)四堆疊PA芯片如圖2所示。利用一個(gè)隔直耦合器、兩個(gè)偏置器和四個(gè)直流探針等器件，該P(yáng)A測(cè)試了在片小信號(hào)S參數(shù)、連續(xù)波和三階交調(diào)。

圖2 雙級(jí)四堆疊PA芯片照片(0.52 mm2)

雙級(jí)PA的交流小信號(hào)S參數(shù)測(cè)試結(jié)果如圖3所示。該P(yáng)A在0.1–2 GHz內(nèi)達(dá)到了18.1±0.6 dB的增益及平坦度、優(yōu)于-10.5 dB的輸入匹配(S11)和優(yōu)于-10.5 dB的輸出匹配(S22)。PA的小信號(hào)增益在實(shí)測(cè)中惡化約6 dB，這是由于芯片通過DC-probe接地時(shí)產(chǎn)生的寄生電感等參數(shù)所導(dǎo)致的。但S21的增益平坦度卻得到了一定程度的改善，這是由于電路仿真設(shè)計(jì)中高頻增益比低頻增益更高，在電路實(shí)測(cè)中高頻部分的增益惡化現(xiàn)象比低頻段更嚴(yán)重，因此補(bǔ)償了高頻的高增益設(shè)計(jì)余量，由此改善了電路的增益平坦度。Kf系數(shù)在測(cè)試中大于1，表明該P(yáng)A電路是穩(wěn)定的。

圖3 交流小信號(hào)S參數(shù)測(cè)試結(jié)果

雙級(jí)PA在900 MHz時(shí)的連續(xù)波測(cè)試如圖4所示，該P(yáng)A實(shí)現(xiàn)了20 dBm的飽和輸出功率、12%的PAE和0 dBm輸入時(shí)優(yōu)于-25 dBc的三階交調(diào)(IMD3)。

圖4 900 MHz連續(xù)波輸出功率和PAE

表1展示了本文提出的CMOS PA與文獻(xiàn)中的CMOS PA特性指標(biāo)的比較。本文提出的CMOS PA具有極佳的增益平坦度指標(biāo)、良好的寬帶輸入與輸出匹配，并且占用很小的芯片面積。實(shí)測(cè)結(jié)果顯示該P(yáng)A適合VHF和UHF頻段的低成本應(yīng)用。

表1 本文PA與文獻(xiàn)中CMOS PA比較

4.結(jié)論

本文介紹了一種0.1–2 GHz頻段的寬帶CMOS PA的設(shè)計(jì)、加工和實(shí)測(cè)結(jié)果。通過采用雙級(jí)四晶體管堆疊結(jié)構(gòu)結(jié)合電阻匹配和反饋網(wǎng)絡(luò)，該P(yáng)A實(shí)現(xiàn)了良好的寬帶匹配特性、增益和增益平坦度等指標(biāo)，并且該P(yáng)A芯片占用很小的芯片面積，大大節(jié)省了設(shè)計(jì)成本。該設(shè)計(jì)表明了采用堆疊結(jié)構(gòu)結(jié)合電阻反饋網(wǎng)絡(luò)的方法是一種有望在很小的芯片面積內(nèi)實(shí)現(xiàn)超寬帶CMOS PA的設(shè)計(jì)方法。

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