基于SRAM乒乓緩存信號(hào)完整性分析

陳治洲+曹開欽+柴孟陽+孫德新+劉銀年

摘 要： 為保證電子學(xué)系統(tǒng)運(yùn)行的可靠性，分析電路芯片間傳輸信號(hào)的時(shí)序和質(zhì)量至關(guān)重要?；谝粔K航天應(yīng)用的圖像數(shù)據(jù)壓縮電路，在電路設(shè)計(jì)、調(diào)試過程中引入信號(hào)完整性設(shè)計(jì)方法學(xué)，對(duì)電路關(guān)鍵網(wǎng)絡(luò)乒乓緩存電路進(jìn)行信號(hào)完整性分析。在layout前利用Hyperlynx軟件對(duì)電路進(jìn)行前仿真得出FPGA的管腳約束和布局布線約束，在layout后利用Ansys軟件對(duì)電路進(jìn)行后仿真觀察布線后信號(hào)波形和時(shí)序，電路板實(shí)際加工后測(cè)量信號(hào)的波形與仿真結(jié)果一致，電路設(shè)計(jì)一次通過，大大縮短了電路的調(diào)試時(shí)間，對(duì)類似設(shè)計(jì)有一定的借鑒意義。

關(guān)鍵詞： 電路設(shè)計(jì)； 乒乓緩存； SRAM； 前仿真； 后仿真； 信號(hào)完整性； 圖像壓縮

中圖分類號(hào)： TN216?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2018）05?0083?06

Abstract： In order to ensure the running reliability of the electronics system， it is essential to analyze the timing and quality of transmission signals between circuit chips. An image data compression circuit applied to aerospace is proposed. The design methodology of signal integrity is introduced in the process of circuit design and debugging to conduct the signal integrity analysis for the Ping?Pong buffer circuit. Before layout， the Hyperlynx software is used to perform the pre?simulation for the circuit to get the FPGA pin and layout constraints. After layout， the Ansys software is used to perform the post?simulation for the circuit to observe the signal waveform and timing sequence after wiring. The measured waveform of signal of the practically?processed circuit board is consistent with the simulation results. The circuit is designed successfully. It has shortened the debugging time of the circuit greatly， and has a certain reference significance for similar design.

Keywords： circuit design； Ping?Pong buffer； SRAM； pre?simulation； post?simulation； signal integrity； image compression

0 引 言

數(shù)字圖像實(shí)時(shí)處理中存在數(shù)據(jù)量大和處理速度相對(duì)滯后的矛盾特點(diǎn)，為使系統(tǒng)有序工作，在圖像實(shí)時(shí)處理系統(tǒng)中需要引入緩存電路。常用的緩存電路有FIFO結(jié)構(gòu)、雙口RAM結(jié)構(gòu)和乒乓緩存結(jié)構(gòu)。乒乓緩存結(jié)構(gòu)相比FIFO結(jié)構(gòu)容量更大，相比雙口RAM讀寫更加靈活，所以在圖像數(shù)據(jù)處理系統(tǒng)中應(yīng)用更加廣泛[1]。

由于信號(hào)波特率的不斷升高，芯片特征尺寸的不斷減小，信號(hào)完整性分析日益受到重視。即使在頻率稍低的系統(tǒng)中，由于芯片特征尺寸的減小，輸出門電路以更短的時(shí)間進(jìn)行開關(guān)，信號(hào)跳變沿變得更加陡峭也會(huì)引起信號(hào)完整性問題[2]。信號(hào)完整性主要關(guān)注信號(hào)時(shí)序和信號(hào)波形兩個(gè)方面的問題，確保接收端得到完整的信號(hào)波形，不出現(xiàn)振鈴、非單調(diào)、抖動(dòng)等問題[3]。基于DDR電路的信號(hào)完整性問題一直都是業(yè)界研究的熱點(diǎn)[4?6]。在乒乓緩存電路中，主控FPGA與SRAM芯片間傳輸信號(hào)的時(shí)序和質(zhì)量對(duì)系統(tǒng)運(yùn)行的可靠性至關(guān)重要。因此，對(duì)此緩存電路的信號(hào)完整性分析十分必要。

本文基于一塊圖像壓縮電路，對(duì)其關(guān)鍵網(wǎng)絡(luò)乒乓緩存電路進(jìn)行信號(hào)完整性分析，采用Hyperlynx作為前仿真軟件，Ansys的SIwave和Designer作為后仿真軟件，實(shí)時(shí)仿真電壓波形情況。在前仿真階段確定FPGA的管腳約束和布局布線約束，通過減緩FPGA輸出信號(hào)的邊沿斜率抑制FPGA輸出信號(hào)反射，并通過選擇合適的端接電阻對(duì)SRAM輸出信號(hào)進(jìn)行源端端接。在后仿真階段仿真實(shí)際電路的互連特性，得出電路的諧振模式、PND阻抗、信號(hào)的波形情況。電路經(jīng)過實(shí)際加工調(diào)試后測(cè)量信號(hào)的波形，發(fā)現(xiàn)波形較為完整，電路功能的可靠性得以實(shí)現(xiàn)。

1 乒乓緩存的設(shè)計(jì)

圖像數(shù)據(jù)壓縮電路和一般的基于DSP+FPGA圖像處理電路系統(tǒng)結(jié)構(gòu)類似，只是圖像運(yùn)算處理單元由DSP換成專門的壓縮芯片。圖像壓縮電路結(jié)構(gòu)框圖如圖1所示，數(shù)據(jù)接收單元從成像模塊接收?qǐng)D像數(shù)據(jù)輸入主控FPGA，主控FPGA將收到的數(shù)據(jù)依次存入兩片SRAM，向其中一片SRAM寫入數(shù)據(jù)的同時(shí)將另一片SRAM內(nèi)的數(shù)據(jù)讀出，傳輸?shù)綁嚎s芯片進(jìn)行處理。

SRAM選擇3D_plus公司的3DSR16M16VS4502芯片，F(xiàn)PGA選擇xilinx公司Virtex?Ⅱ系列的XQR2V3000芯片。FPGA與SRAM互連的信號(hào)分為16路的雙向數(shù)據(jù)信號(hào)DATE[1：16]，18路的地址信號(hào)ADDR[0：17]，還有片選信號(hào)#CS、寫使能信號(hào)WE#、讀使能信號(hào)OE#、數(shù)據(jù)高位和低位使能UB#、LB#，數(shù)據(jù)和地址信號(hào)波特率為40 MHz。endprint

2 新的產(chǎn)品設(shè)計(jì)方法學(xué)

傳統(tǒng)的電路設(shè)計(jì)基本流程是：原理圖設(shè)計(jì)、PCB版圖繪制、PCB加工、電路調(diào)試。當(dāng)電路調(diào)試不成功時(shí)就需要修改原理圖，開始新一輪的加工測(cè)試過程。在信號(hào)頻率越來越高、供電電平越來越低、系統(tǒng)越來越復(fù)雜的趨勢(shì)下，傳統(tǒng)的設(shè)計(jì)流程必然會(huì)延長(zhǎng)產(chǎn)品設(shè)計(jì)周期、提高開發(fā)成本。對(duì)航天應(yīng)用而言，電子產(chǎn)品工作環(huán)境惡劣，故障排除成本高。這些都要求對(duì)傳統(tǒng)的電路設(shè)計(jì)方法進(jìn)行改進(jìn)。

基于信號(hào)完整性的新的設(shè)計(jì)方法學(xué)如圖2所示，在布局布線前引入前仿真，得出布局布線的約束條件，指導(dǎo)layout設(shè)計(jì)。PCB版圖繪制結(jié)束后，對(duì)電路進(jìn)行后仿真，可以模擬得出實(shí)際電路的電氣特性，大大增加了產(chǎn)品設(shè)計(jì)的一次成功率，縮短了電路調(diào)試周期。

3 基于Hyperlynx前仿真

3.1 FPGA的I/O管腳約束

在前仿真階段首先確定FPGA的I/O管腳約束，此處根據(jù)SRAM驅(qū)動(dòng)需求選擇LVCMOS33電平結(jié)構(gòu)作為I/O接口。由于數(shù)據(jù)傳輸頻率僅為40 MHz，輸出波形slew選擇slow降低波形邊沿斜率，有利于減少信號(hào)完整性和電源完整性的壓力。LVCMOS電平結(jié)構(gòu)支持電流可編程，可編程范圍[7]為2～24 mA，對(duì)于輸出驅(qū)動(dòng)電流，電流值過小可能會(huì)導(dǎo)致驅(qū)動(dòng)能力不足，電壓波形損壞，驅(qū)動(dòng)電流過大會(huì)增大芯片的功耗。Virtex?Ⅱ系列FPGA支持片內(nèi)端接技術(shù)，在bank的VRP/VRN管腳連接合適的電阻分別接到電源和地就可對(duì)此bank內(nèi)的I/O口進(jìn)行端接設(shè)置，但LVCMOS33電平結(jié)構(gòu)不支持雙向端接，只在作為驅(qū)動(dòng)輸出端的時(shí)候會(huì)在片內(nèi)串聯(lián)端接，考慮到信號(hào)頻率較低且走線長(zhǎng)度也不是很高，此處不選擇片內(nèi)端接。

在Hyperlynx內(nèi)建立FPGA輸出仿真模型，如圖3所示，輸出端為FPGA的LVCMOS33電平結(jié)構(gòu)IBIS模型，輸入端分別為SRAM的地址接收端和數(shù)據(jù)接收端IBIS模型，傳輸線采取帶狀線，布局布線要求FPGA至SRAM走線長(zhǎng)度約為2 200 mil，編輯走線幾何層疊結(jié)構(gòu)，令走線特征阻抗為48.5 Ω，數(shù)據(jù)傳輸頻率為40 MHz。圖4a）是驅(qū)動(dòng)電流分別為2 mA和24 mA時(shí)接收端的電壓波形，可以看出2 mA驅(qū)動(dòng)電流明顯不足，24 mA驅(qū)動(dòng)電流接收端會(huì)產(chǎn)生振鈴現(xiàn)象。圖4b）是驅(qū)動(dòng)電流分別為8 mA，12 mA和16 mA時(shí)接收端電壓波形，16 mA驅(qū)動(dòng)電流上升沿存在微小過沖，8 mA驅(qū)動(dòng)電流上升沿較緩，綜合考慮選擇12 mA作為輸出驅(qū)動(dòng)電流。因此，F(xiàn)PGA輸出接口選擇LVCMOS33結(jié)構(gòu)，片內(nèi)不端接，輸出驅(qū)動(dòng)電流為12 mA。

3.2 SRAM輸出端接

在SRAM輸出信號(hào)未端接的情況下，雙向傳輸各自接收端電壓波形如圖5a）所示，SRAM作為接收端電壓波形較為完整，F(xiàn)PGA作為接收端波形在跳變沿有振鈴現(xiàn)象。這是由于FPGA作為輸出端減緩了信號(hào)跳變沿的斜率，在未進(jìn)行阻抗端接的情況下抑制了反射的產(chǎn)生，而SRAM作為輸出端雖然輸出頻率不高，但芯片制造工藝決定了其電平轉(zhuǎn)換時(shí)間，此處在低頻情況下仍產(chǎn)生反射。

為改善FPGA接收端波形，可以在SRAM源端對(duì)反射進(jìn)行串聯(lián)端接。源端串聯(lián)端接要求為驅(qū)動(dòng)器輸出阻抗，為串接電阻，為走線特征阻抗，驅(qū)動(dòng)器輸出阻抗不是一個(gè)恒定值，其值與直流工作點(diǎn)和信號(hào)頻率相關(guān)。通過前仿真確定外部串聯(lián)端接電阻的最優(yōu)值，端接電阻盡量靠近SRAM擺放，取端接電阻到SRAM走線長(zhǎng)度為200 mil。

圖5b）所示是串聯(lián)電阻分別為5 Ω，10 Ω和20 Ω情況下雙向數(shù)據(jù)傳輸接收端的波形。串聯(lián)5 Ω電阻，信號(hào)在上升沿存在微小過沖；串聯(lián)20 Ω電阻，信號(hào)上升沿驅(qū)動(dòng)存在不足；在串聯(lián)10 Ω電阻情況下，F(xiàn)PGA接收端能收到最好波形，并且SRAM作為接收端波形不會(huì)發(fā)生損壞。

3.3 走線串?dāng)_

由于SRAM擁有數(shù)量眾多的數(shù)據(jù)走線以及地址和控制走線，會(huì)給布局和布線帶來很大壓力；增加PCB層數(shù)可以緩解布線密度，但是會(huì)帶來成本的增加。因此，為了合理地設(shè)置走線間距，可以在走線的串?dāng)_和布線難度間取一個(gè)良好的折衷。

走線的串?dāng)_95%由相鄰的2條走線引起[8]，故建立地址傳輸線3線串?dāng)_仿真模型。由于SRAM輸出跳變沿更抖，設(shè)為驅(qū)動(dòng)端；中間走線驅(qū)動(dòng)為低電平，兩側(cè)驅(qū)動(dòng)信號(hào)同時(shí)翻轉(zhuǎn)，各自產(chǎn)生的串?dāng)_在受害線上疊加；在受害線的兩端放置示波器觀察近端串?dāng)_和遠(yuǎn)端串?dāng)_。

在走線間距為一倍線寬條件下，近端串?dāng)_和遠(yuǎn)端串?dāng)_如圖6所示，遠(yuǎn)端串?dāng)_峰值約為250 mV，近端串?dāng)_峰值約為78 mV，250 mV的串?dāng)_電壓幅值在FPGA和SRAM的門開關(guān)閾值之內(nèi)，但為了留下足夠的設(shè)計(jì)裕量用于應(yīng)對(duì)走線換層、拐角等，走線間距約束可取2倍線間距。

在前仿真階段，確定了FPGA的I/O約束，不采取片內(nèi)端接，驅(qū)動(dòng)電流為12 mA；SRAM源端串聯(lián)端接10 Ω電阻；仿真分析一倍線寬下走線串?dāng)_情況，為保留足夠裕量，采取2倍線寬約束并行數(shù)據(jù)和地址走線。

4 基于Ansys的后仿真

在Cadence中繪制完版圖后，將電路版圖導(dǎo)入SIwave中，SIwave采用有限元的方法，將PCB結(jié)構(gòu)自適應(yīng)劃分成許多小四面體結(jié)構(gòu)，再對(duì)每個(gè)小四面體進(jìn)行麥克斯韋方程組求解，最后可以得到PCB平面對(duì)的諧振特性、走線的傳輸模型、電源分配網(wǎng)絡(luò)（PDN）阻抗、直流壓降、近場(chǎng)和遠(yuǎn)場(chǎng)輻射等特性[9]。SIwave將耦合電容視為外接集總端口，需要對(duì)耦合電容編輯容值和寄生參數(shù)，本文中對(duì)0805封裝的電容寄生電感取0.1 nH，寄生電阻取0.05 Ω，鉭電容寄生電感取1 nH，寄生電阻取3 Ω。

4.1 諧 振

諧振是PCB產(chǎn)生電磁輻射的主要原因，并且在諧振區(qū)域形成高阻態(tài)，對(duì)PDN和走線返回路徑阻抗產(chǎn)生影響，可以通過合理地布置去耦電容和調(diào)制PCB層疊間距消除諧振[10]。SRAM的3.3 V供電平面和其相鄰地平面最低的諧振頻率點(diǎn)為204 MHz，電壓幅值最高為1 V，仿真結(jié)果如圖7所示。endprint

諧振主要由芯片的電壓紋波觸發(fā)產(chǎn)生，應(yīng)避免在諧振區(qū)域放置芯片，工程上一般只認(rèn)為芯片轉(zhuǎn)折頻率內(nèi)的諧波有足夠的能量激發(fā)諧振，此處SRAM頻率為40 MHz，轉(zhuǎn)折頻率為200 MHz，小于其最低諧振頻率點(diǎn)，由SRAM電源波動(dòng)引起諧振的問題可以忽略。

4.2 電源分配網(wǎng)絡(luò)（PDN）阻抗分析

PDN包含穩(wěn)壓模塊（VRM）、板上的金屬平面和過孔等所有互連結(jié)構(gòu)、去耦電容、芯片內(nèi)封裝和鍵合線等互連。負(fù)載芯片內(nèi)部門電路快速翻轉(zhuǎn)，會(huì)導(dǎo)致供電端的汲取電流發(fā)生抖動(dòng)，抖動(dòng)電流在PDN上產(chǎn)生壓降，引起負(fù)載供電電壓損壞，嚴(yán)重情況下會(huì)導(dǎo)致芯片無法正常工作。

電源完整性設(shè)計(jì)要求PDN的阻抗值小于目標(biāo)阻抗，為允許最大紋波幅值，為供電管腳最大瞬態(tài)電路變化量。經(jīng)計(jì)算，SRAM的目標(biāo)阻抗值為2.07 Ω。PDN目標(biāo)阻抗仿真結(jié)果如圖8所示，在200 MHz轉(zhuǎn)折頻率范圍內(nèi)PDN阻抗<1 Ω，滿足目標(biāo)阻抗要求。

4.3 波形和時(shí)序

在SIwave中通過求解麥克斯韋方程組，利用“場(chǎng)”求解的方式提取SRAM的18條地址走線和32條數(shù)據(jù)走線的全波SPICE參數(shù)模型。將模型導(dǎo)入Designer，并導(dǎo)入器件的IBIS模型，設(shè)置合適的激勵(lì)，利用電路分析的方法得到走線模型在時(shí)域的表現(xiàn)。

SRAM寫入信號(hào)源端和終端波形如圖9a）所示，SRAM輸入低電平閾值為0.4 V、輸入高電平閾值為2.4 V，寫入信號(hào)滿足SRAM驅(qū)動(dòng)需求。SRAM讀出信號(hào)源端和終端波形如圖9b）所示，讀出終端波形下降沿存在負(fù)過沖，與前仿真結(jié)果一致，這是由于CMOS輸出門電路中PMOS和NMOS開關(guān)時(shí)間存在差異，下降沿更加陡峭造成的，F(xiàn)PGA輸入低電平閾值為0.8 V、輸入高電平閾值為2 V，滿足SRAM讀出需求。

IBIS模型包含min，typ，max三種模式：min表示芯片在3 V拉偏或70 ℃工作環(huán)境溫度下的電氣特性；typ表示芯片在正常3.3 V電壓和25 ℃環(huán)境下的電氣特性；max表示芯片在3.6 V拉偏或0 ℃工作環(huán)境溫度下的電氣特性?；诤教鞈?yīng)用的工作環(huán)境惡劣的考慮，在三種IBIS模式下SRAM接收端信號(hào)電壓仿真波形如圖10所示，三種模式除了高電平值不同，在0 ℃工作環(huán)境下信號(hào)上升沿更加陡峭，振鈴現(xiàn)象更加嚴(yán)重，在70 ℃工作環(huán)境下信號(hào)電平跳變沿更加平緩，需要更多時(shí)間到達(dá)信號(hào)高電平。

在后仿真階段分析了電源平面的諧振情況、電源分配網(wǎng)絡(luò)的目標(biāo)阻抗；實(shí)際布板后SRAM在讀出和寫入的情況下，分別分析了信號(hào)源端和終端的實(shí)際波形；最后基于IBIS的三種模式，觀察了在惡劣工作環(huán)境下信號(hào)質(zhì)量的變化，雖然信號(hào)完整性會(huì)有一些損壞，但是仍滿足芯片的驅(qū)動(dòng)要求。

5 測(cè)量結(jié)果

電路板實(shí)際加工后，SRAM接收端的測(cè)量波形如圖11所示，波形信號(hào)較為完整，沒有出現(xiàn)振鈴、非單調(diào)、抖動(dòng)等信號(hào)完整性問題。與仿真信號(hào)相比，測(cè)試信號(hào)跳變更加平緩，高/低電平存在不穩(wěn)定現(xiàn)象，這是由于測(cè)試探頭存在寄生的電氣特性，以及探頭與接地線形成的返回路徑對(duì)原始信號(hào)引入的干擾因素。由圖11可見，引入測(cè)試的干擾因素后，信號(hào)整體質(zhì)量仍較好，滿足SRAM芯片驅(qū)動(dòng)要求。

后續(xù)對(duì)整個(gè)系統(tǒng)進(jìn)行成像試驗(yàn)，電路板工作正常，能夠有效地對(duì)成像數(shù)據(jù)進(jìn)行實(shí)時(shí)壓縮操作，SRAM乒乓緩存電路圖像對(duì)數(shù)據(jù)起到了應(yīng)有的緩沖作用。

6 結(jié) 語

本文在進(jìn)行電路板設(shè)計(jì)時(shí)，引入前仿真和后仿真方法，詳細(xì)分析了電路信號(hào)完整性的相關(guān)問題，包括管腳約束、驅(qū)動(dòng)電流、走線串?dāng)_、諧振、PDN阻抗、信號(hào)時(shí)序和電壓波形等。電路板實(shí)際加工后，對(duì)信號(hào)波形進(jìn)行實(shí)際測(cè)試，發(fā)現(xiàn)信號(hào)質(zhì)量滿足芯片驅(qū)動(dòng)需求。這種基于信號(hào)完整性的分析設(shè)計(jì)方法在縮短電路的研發(fā)周期、減少研發(fā)成本、增加系統(tǒng)可靠性方面具有顯著意義。此外，基于乒乓緩存電路的信號(hào)完整性分析對(duì)類似設(shè)計(jì)有一定的借鑒意義。

注：本文通訊作者為劉銀年。

參考文獻(xiàn)

[1] 李武深，遲澤英，陳文建.高速DSP圖像處理系統(tǒng)中的乒乓緩存結(jié)構(gòu)研究[J].光電子技術(shù)與信息，2015，18（3）：76?79.

LI Wushen， CHI Zeying， CHEN Wenjian. Ping?Pong cache structure in high?speed DSP image processing system [J]. Optoelectronics technology and information， 2015， 18（3）： 76?79.

[2] 周路，賈寶富.信號(hào)上升或下降時(shí)間對(duì)高速電路信號(hào)完整性影響的研究[J].現(xiàn)代電子技術(shù)，2011，34（6）：69?73.

ZHOU Lu， JIA Baofu. Effects of signal rise or fall time on high?speed circuits signal integrity [J]. Modern electronics technique， 2011， 34（6）： 69?73.

[3] 童向杰，徐錚，謝鳳玲.工程設(shè)計(jì)中的典型信號(hào)完整性問題及其設(shè)計(jì)策略[J].電子器件，2014，37（6）：1155?1161.

TONG Xiangjie， XU Zheng， XIE Fengling. The solutions of typical signal integrity in engineering designs [J]. Chinese journal of electron devices， 2014， 37（6）： 1155?1161.

[4] 張超，余綜.基于DDR3 系統(tǒng)互聯(lián)的信號(hào)完整性設(shè)計(jì)[J].計(jì)算機(jī)工程與設(shè)計(jì)，2013，34（2）：616?622.endprint