基于FPGA實(shí)現(xiàn)IPSec的優(yōu)化研究?

劉路遙 劉 進(jìn) 周 勛 袁 濤

（武漢船舶通信研究所 武漢 430200）

1 引言

隨著國(guó)際互聯(lián)網(wǎng)的高速發(fā)展，網(wǎng)絡(luò)應(yīng)用也在不斷的演變。利用互聯(lián)網(wǎng)技術(shù)，大大提升了全球信息交流的速度，充分體現(xiàn)了互聯(lián)網(wǎng)的開放性帶給全世界的益處。但正是這種開放性的存在，導(dǎo)致互聯(lián)網(wǎng)中潛藏著越來越大的風(fēng)險(xiǎn)，一旦有局域網(wǎng)接入互聯(lián)網(wǎng)，那么局域網(wǎng)中用戶的信息很有可能被泄露，被局域網(wǎng)外的用戶知悉、篡改、假冒等。同時(shí)，互聯(lián)網(wǎng)應(yīng)對(duì)黑客攻擊等安全方面顯得十分的乏力。所以高速發(fā)展的網(wǎng)絡(luò)使得網(wǎng)絡(luò)安全問題愈發(fā)嚴(yán)峻，在面對(duì)安全威脅時(shí)，迫切需要一種行之有效的解決方法。

于是互聯(lián)網(wǎng)工程任務(wù)組IETF（Internet Engi?neering Task Force）提出了IP安全（IPSecurity）體系結(jié)構(gòu)，簡(jiǎn)稱IPSec，目的是通過采取加密措施保護(hù)用戶之間的IP通信。IPSec技術(shù)的出現(xiàn)大大提高了互聯(lián)網(wǎng)環(huán)境中的信息在網(wǎng)絡(luò)中傳輸?shù)陌踩?。IPSec技術(shù)被用于IP層，以IP數(shù)據(jù)包為處理對(duì)象，提供數(shù)據(jù)完整性驗(yàn)證、數(shù)據(jù)源身份認(rèn)證、抗重放攻擊等各種安全性服務(wù)，能夠明顯降低出現(xiàn)安全威脅。

本論文介紹了在硬件上實(shí)現(xiàn)IPSec的結(jié)構(gòu)體系和封包解包處理器及其工作流程；詳細(xì)介紹了基于FPGA的AES加密算法和SHA-256算法實(shí)現(xiàn)，針對(duì)兩種算法進(jìn)行了硬件實(shí)現(xiàn)的優(yōu)化設(shè)計(jì)。本文中的優(yōu)化設(shè)計(jì)是在Xilinx公司的Virtex-4芯片上進(jìn)行仿真。

2 IPSec的硬件體系結(jié)構(gòu)

IPSec的硬件體系結(jié)構(gòu)如圖1所示。包含內(nèi)網(wǎng)模塊、數(shù)據(jù)緩存模塊、IPSec封包處理模塊、IPsec解包處理模塊、加解密模塊、認(rèn)證模塊、安全關(guān)聯(lián)數(shù)據(jù)庫(kù)（SAD）模塊和安全策略數(shù)據(jù)庫(kù)（SPD）模塊。

圖1 IPSec硬件體系結(jié)構(gòu)

以IPSec協(xié)議的外出處理為例，內(nèi)網(wǎng)模塊在接收到一幀數(shù)據(jù)之后，檢查該幀是否有效，若該幀數(shù)據(jù)有效則解封掉數(shù)據(jù)幀的頭尾，變成網(wǎng)絡(luò)IP報(bào)文，將IP報(bào)文發(fā)送至數(shù)據(jù)緩存模塊。然后經(jīng)過IPSec封包處理模塊，將封包后的數(shù)據(jù)發(fā)送到數(shù)據(jù)緩存模塊，再發(fā)送到外網(wǎng)模塊，外網(wǎng)模塊將此數(shù)據(jù)組成數(shù)據(jù)幀并以數(shù)據(jù)流的形式發(fā)送到下一層。

2.1 IPSec封包協(xié)處理器

IPSec的封包協(xié)處理器如圖2所示。當(dāng)收到的數(shù)據(jù)流進(jìn)入IPSec封包協(xié)處理器時(shí)，IP頭會(huì)進(jìn)入IP?Sec控制器，通過檢索安全策略數(shù)據(jù)庫(kù)SPD得到安全關(guān)聯(lián)（SA）指針，然后在安全關(guān)聯(lián)數(shù)據(jù)庫(kù)SAD中獲取相應(yīng)的安全關(guān)聯(lián)SA，若是在SAD中沒有相應(yīng)的SA，則由密鑰協(xié)商協(xié)議（IKE）生成相應(yīng)的SA。在包過濾模塊中根據(jù)SA將數(shù)據(jù)包丟棄或者直接發(fā)送到發(fā)送緩沖區(qū)或者應(yīng)用IPSec處理。需要經(jīng)過IPSec處理的數(shù)據(jù)先經(jīng)過AES進(jìn)行加密，然后經(jīng)過HMAC模塊進(jìn)行處理，再重新計(jì)算數(shù)據(jù)包的IP校驗(yàn)和，最后才能發(fā)送出去。

圖2 IPSec封包協(xié)處理器

2.2 IPSec解包協(xié)處理器

IPSec解包協(xié)處理器如圖3所示。接收到的數(shù)據(jù)包經(jīng)過IP校驗(yàn)，如果錯(cuò)誤則直接將此包丟棄。通過IP校驗(yàn)的數(shù)據(jù)包會(huì)根據(jù)數(shù)據(jù)包中的下一協(xié)議是否為安全封裝載荷（ESP）協(xié)議或者認(rèn)證頭（AH）協(xié)議而做出相應(yīng)的處理，如果不是，則根據(jù)其他地址查找SPD，如果有相應(yīng)的策略則丟棄，否則繞過。若下一個(gè)協(xié)議是ESP或者AH，則使用三元組在SAD中查找SA并對(duì)數(shù)據(jù)進(jìn)行IPSec處理。然后通過將SAD和SPD相連的指針進(jìn)行匹配而找到使用的SPD，驗(yàn)證是否與采取的IPSec處理相符，如果相符則發(fā)送到上層進(jìn)行處理，若是不符則丟棄。

圖3 IPSec解包協(xié)處理器

3 AES和SHA-256的優(yōu)化

在IPSec體系結(jié)構(gòu)中，用到的加解密算法通常是3DES或者AES，用到的哈希算法通常是SHA-1、SHA-2系列。由于SHA-1已被攻破，存在安全隱患，所以本試驗(yàn)采用的是更為安全的SHA-256。本論文將詳述AES算法和SHA-256算法。

本論文是在Xilinx的Virtex-4系列FPGA上進(jìn)行實(shí)驗(yàn)。此芯片運(yùn)行速度快，有著并行運(yùn)算的優(yōu)勢(shì)，在每個(gè)時(shí)鐘周期內(nèi)完成更多的任務(wù)，有處理復(fù)雜功能的能力。

3.1 AES的優(yōu)化

AES算法是于2001年由美國(guó)國(guó)家標(biāo)準(zhǔn)技術(shù)協(xié)會(huì)發(fā)布的高級(jí)加密標(biāo)準(zhǔn)。作為一個(gè)對(duì)稱分組密碼算法，其分組長(zhǎng)度可以為128位、192位和256位。本論文介紹的是分組長(zhǎng)度為128位的，密鑰長(zhǎng)度為256位的算法。

AES算法加密過程如圖4所示，加密包括字節(jié)替換、行移位、列混合和輪密鑰加四個(gè)過程，其中列混合是運(yùn)算中最復(fù)雜的。解密過程與加密過程相近，包括逆字節(jié)替換、逆行移位、逆列混合和輪密鑰加。

3.1.1 多項(xiàng)式模運(yùn)算

若a∈GF(28)，則a可以表示為

那么：

圖4 AES加解密過程

由于：f(x)=x8+x4+x3+x+1

當(dāng)a7=0時(shí)有：

當(dāng)a7=1時(shí)有：

所以對(duì)于任意給定的輸入數(shù)據(jù)a(7:0)，當(dāng)執(zhí)行GF(28)上的x乘法運(yùn)算時(shí)首先將a(7:0)左移一位，得到數(shù)據(jù)(a(6:0)，0)，其次判斷數(shù)據(jù)最高位的值，所以輸出的數(shù)據(jù)為

c(x)=xa(x)=(a6a5a4a3a2a1a00)+(000a7a70a7a7)

所以AES算法中GF(28)上的x乘法電路如圖5所示。

圖5 x乘法電路圖

3.1.2 列混合與逆列混合運(yùn)算

列混合是將狀態(tài)陣列的每一列視為系數(shù)在GF(28)上，次數(shù)小于4的多項(xiàng)式，被同一個(gè)固定的多項(xiàng)式c(x)進(jìn)行模x4+1乘法。AES的設(shè)計(jì)者所給出的c(x)為

列混合運(yùn)算可以表示為GF(28)上的可逆線性變換：

通過上述的介紹可以將此運(yùn)算改進(jìn)為循環(huán)移位和異或兩種簡(jiǎn)單的邏輯運(yùn)算，更加適合硬件電路的設(shè)計(jì)，不需要進(jìn)行多項(xiàng)式的模乘和模除這種復(fù)雜的運(yùn)算，可以大大提高運(yùn)算的效率。

AES解密過程中的逆列混合運(yùn)算與加密過程中的列混合運(yùn)算不同：

由上式可知逆列混合運(yùn)算的復(fù)雜度遠(yuǎn)遠(yuǎn)大于列混合運(yùn)算，可以通過下列方法優(yōu)化其逆列混合運(yùn)算過程：

逆列混合運(yùn)算可以變換成：

'05'，'04'的計(jì)算量明顯要比變換之前的計(jì)算量小，而且變換之后逆列混合運(yùn)算可以調(diào)用列混合運(yùn)算中的模塊，減少AES算法對(duì)資源的占用，優(yōu)化前后的資源如表1所示。

表1 AES在Virtex-4上的綜合報(bào)告

吞吐率=（分組長(zhǎng)度*時(shí)鐘頻率）/分組運(yùn)算占用時(shí)鐘周期數(shù)。此算法分組長(zhǎng)度為128bit，分組運(yùn)算占用時(shí)鐘周期數(shù)為16個(gè)時(shí)鐘周期。

從表1中可以看到，在經(jīng)過優(yōu)化后，運(yùn)算頻率有所提高，吞吐率有了提升，面積占用有所減小，可見本論文中提到的方法有一定的效果。

3.2 SHA-256的優(yōu)化

SHA-256算法是指將長(zhǎng)度不大于264bit的信息通過64次循環(huán)運(yùn)算計(jì)算出256位的哈希值。哈希運(yùn)算單元每次處理512位信息。SHA-256單次循環(huán)步驟如圖6所示。

圖6 SHA-256單步運(yùn)算

其中前16個(gè)Wt是最初的512bit消息塊分成的16個(gè)32bit數(shù)據(jù)，后48個(gè)Wt由上面的公式計(jì)算所得。

SHA-256算法由64個(gè)圖6中的單步運(yùn)算組成，每一輪 a，b，c，d，e，f，g，h 都是當(dāng)前輪的輸入，也是上一輪的輸出。每一輪運(yùn)算里面求a的關(guān)鍵路徑最長(zhǎng)，也是延時(shí)最大的，可以通過流水的方式減少其最長(zhǎng)路徑。

可以通過增加寄存器，減少關(guān)鍵路徑的長(zhǎng)度，將a的計(jì)算分解成兩個(gè)時(shí)鐘完成，第一個(gè)時(shí)鐘計(jì)算：

第二個(gè)時(shí)鐘計(jì)算：

然后采用流水的方式在計(jì)算a的同時(shí)計(jì)算下一輪的T1，T2，T3，通過這種并行計(jì)算使整個(gè)算法的時(shí)鐘只增加一個(gè)，但是減少了關(guān)鍵路徑的長(zhǎng)度，提高了運(yùn)算速度。

采用本論文中提到的方法前后資源占用、最大時(shí)鐘頻率和吞吐率如表2所示。

表2 SHA-256在Virtex-4上的綜合報(bào)告

從表2可以看到，與文獻(xiàn)［8］，文獻(xiàn)［9］相比，本論文優(yōu)化后的最大時(shí)鐘頻率有了一定的提高，資源占用面積也減小了，在數(shù)據(jù)最大吞吐率上面有了明顯的提高，在提升算法性能上有著顯著的效果。

4 結(jié)語

本論文通過分析IPSec硬件實(shí)現(xiàn)的結(jié)構(gòu)體系，詳細(xì)介紹了基于此安全協(xié)議上的封包和解包流程，針對(duì)其中對(duì)稱算法AES和哈希算法SHA-256的運(yùn)算過程進(jìn)行了詳細(xì)的分析。并對(duì)這兩個(gè)算法進(jìn)行了硬件實(shí)現(xiàn)和優(yōu)化設(shè)計(jì)，在頻率、面積上有了一定的優(yōu)化，使得數(shù)據(jù)吞吐率和優(yōu)化之前有了明顯的提高，提升了兩種算法的性能。

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