數(shù)字化干涉儀測(cè)角技術(shù)

丁孝永 童 瓊

（北京無線電計(jì)量測(cè)試研究所，北京 100039）

1引言

干涉儀測(cè)角技術(shù)具有測(cè)角范圍寬、精度高、適應(yīng)信號(hào)能力強(qiáng)、校準(zhǔn)方便等優(yōu)點(diǎn)，是無線電測(cè)角的重要技術(shù)之一，可將其延伸為瞬時(shí)測(cè)頻技術(shù)，在無線測(cè)角領(lǐng)域有廣泛的應(yīng)用［1］。傳統(tǒng)的干涉儀測(cè)角通常采用模擬器件，其鑒相精度由于受到器件限制普遍不高，數(shù)字式干涉儀測(cè)角采用了數(shù)字鑒相技術(shù)，較模擬器件而言，鑒相精度得到大大提高，從而提高干涉儀測(cè)角的性能。

2 相位干涉儀測(cè)角原理

干涉儀測(cè)角原理如圖1所示，信號(hào)從與天線視軸夾角為θ的方向入射到天線A、E兩端，電磁波達(dá)到兩個(gè)天線的波程差為Dsin（θ），則由波程差引起的相位差為：

不考慮接受信道對(duì)信號(hào)的附加相移，則兩個(gè)信號(hào)最后經(jīng)過鑒相器就可以測(cè)出這個(gè)相位差Φ，進(jìn)而可以通過角度變換得到目標(biāo)信號(hào)的到達(dá)方位θ。傳統(tǒng)的鑒相器采用模擬器件，精度差，數(shù)字干涉儀鑒相算法基于中頻信號(hào)處理，相比模擬器件而言提高鑒相精度。本文采用時(shí)域數(shù)字鑒相算法。

設(shè)相鄰天線接收到的信號(hào)經(jīng)過解析變換后A路信號(hào)為s（t）、E路信號(hào)為s（t+τ），其中：

式中：f0——信號(hào)載頻。

A路信號(hào)和E路信號(hào)的共軛相乘得：

式中：*——取共軛；Φ——相鄰?fù)ǖ赖南辔徊睢?/p>

通過一定時(shí)間的相位累積N，可以得到精確的相位差信息。其中解析信號(hào)為Φ的離散表示為：

式中：N——信號(hào)采樣點(diǎn)數(shù)。

對(duì)信號(hào)進(jìn)行累積平均，通常直接求angle[Φ(n)]，再求其平均值，如果采樣為2048個(gè)點(diǎn)，則需分別求2048次的angle（）值，然后進(jìn)行平均，此方法運(yùn)算量較大，通常工程上采用向量累積平均，只需要做N次向量加法，做一次angle（）運(yùn)算就可以了，即：

3 數(shù)字干涉儀測(cè)角的總體方案

通過對(duì)數(shù)字鑒相算法的理論分析，數(shù)字鑒相原理如圖2所示。高速A/D對(duì)模擬中頻信號(hào)直接進(jìn)行采樣，采樣后的信號(hào)功分兩路分別與數(shù)字本振產(chǎn)生的正交信號(hào)進(jìn)行相乘，得到正交下變信號(hào)，分別經(jīng)數(shù)字低通濾波和R倍抽取后送至數(shù)字鑒相器進(jìn)行鑒相，得到所需的相位差值。

3.1 數(shù)字鑒相器的FPGA實(shí)現(xiàn)

文中采用Xilinx的XC6VLX240T芯片實(shí)現(xiàn)數(shù)字干涉儀測(cè)角，該芯片資源豐富，可滿足需求。數(shù)字鑒相系統(tǒng)實(shí)現(xiàn)中，采樣輸入2路信號(hào)，經(jīng)過正交變頻，低通濾波，送入cordic IPcore計(jì)算測(cè)量?jī)陕分g的相差值，累計(jì)平均即可。實(shí)現(xiàn)過程中，利用了FPGA的IP Core：DDS Complier（正交本振產(chǎn)生），Multiplier（乘法器），F(xiàn)IR Complier（低通濾波器），Cordic[2］。

信號(hào)經(jīng)AD采集后，在FPGA中與本地?cái)?shù)字正交信號(hào)混頻，經(jīng)過低頻濾波處理后，送入FPGA的cordic IP core模塊，得到輸入信號(hào)與本振信號(hào)的相位差。具體實(shí)現(xiàn)的原理框圖如圖3所示。

假設(shè)一路輸入載波信號(hào)為 f=Asin(w0t+φ1)，則其與數(shù)字正交本振混頻后結(jié)果，通過積化和差公式計(jì)算可得式（7）和式（8）。對(duì)正交混頻信號(hào)進(jìn)行低-φ0)，送入Cordic模塊后，可得到相位差 φ1-φ0。FPGA實(shí)現(xiàn)時(shí)設(shè)置IP core屬性為tan模式，可忽略幅度的影響，輸出范圍是［-180o180o］。

假設(shè)另一路輸入載波信號(hào)為 f=Asin(ω0t+φ2)，則同理可得相差φ2-φ0。將上述兩路輸出結(jié)果相減，可得輸入回波信號(hào)的相差φ2-φ1。

同理可增加外部輸入源，測(cè)量?jī)陕分g相差值。

3.1.1 采樣數(shù)據(jù)處理

模擬信號(hào)經(jīng)過ADC器件采樣后轉(zhuǎn)為數(shù)字信號(hào)，若選擇采樣率為1.6GHz，可對(duì)輸入＜800MHz的信號(hào)進(jìn)行處理（若要提高輸入信號(hào)的頻率，可提高ADC器件的采樣率）。ADC器件本身有1：2降速功能，可以將單路數(shù)據(jù)率降為800Msps，分兩個(gè)端口以DDR模式輸出，因此ADC向FPGA提供的源同步時(shí)鐘頻率為200MHz。在FPGA內(nèi)，使用自帶的DDR接收模塊，設(shè)計(jì)約束使數(shù)據(jù)同步，以滿足建立保持時(shí)間。

3.1.2 數(shù)字下變頻

數(shù)字下變頻實(shí)現(xiàn)中，采用Xilinx公司的DDS IP-core生成兩路互相正交的數(shù)字本振信號(hào)，可以通過修改參量改變輸出的信號(hào)頻率，以適用于不同輸入信號(hào)頻率。乘法器選用12bit寬的multiply IPcore來實(shí)現(xiàn)。低通濾波器選用FIR IP core，可在matlab中設(shè)計(jì)實(shí)現(xiàn)濾波器系數(shù)，生成.coe文件。在IPcore的屬性設(shè)置中調(diào)用此文件即可。經(jīng)由濾波后輸出的正交信號(hào)送入cordic模塊，計(jì)算相差值。

如若改變載波頻率 fc時(shí)（需滿足耐奎斯特采樣定理?xiàng)l件 fs≥2fc），可通過控制更改數(shù)字鑒相模塊中正交本振信號(hào)的頻點(diǎn)輸出，這樣鑒相系統(tǒng)可適用于不同的載波輸入頻率。

3.1.3 改進(jìn)Cordic算法

Cordic模塊的相角輸出設(shè)置為25位寬的帶符號(hào)浮點(diǎn)數(shù)，一位符號(hào)位，22位小數(shù)位，相角使用以π為單位的補(bǔ)碼表示，理論精度可達(dá)π/222。

噪聲的影響可能導(dǎo)致測(cè)量結(jié)果有一定的偏差，故可將Cordic模塊輸出的相差進(jìn)行累計(jì)平均，提高算法的抗噪性，如式（6）所示。但Cordic模塊輸出的相角是在±π之間，由于信號(hào)的周期性，多個(gè)相角累計(jì)求和時(shí)存在一定的模糊度。比如-179°/π與179°/π之間相差2°，而在累計(jì)取平均進(jìn)行相加運(yùn)算時(shí)，結(jié)果為0，影響了正確測(cè)量。為解決跨周期的模糊問題，我們采用比較方式，將需要累計(jì)的數(shù)據(jù)Pi都與第一個(gè)數(shù)據(jù)P1相減求差，若差值大于π，則將其Pi減去2π；若差值小于-π，則將其Pi加上2π。通過上述處理后的Pi值再進(jìn)行累計(jì)取平均運(yùn)算，得到精確的相角值。將得到的相角值，進(jìn)行相減運(yùn)算，可得到輸入信號(hào)載波的相差值。

FPGA系統(tǒng)時(shí)鐘采用200MHz，整個(gè)過程的流水延遲59級(jí)，速度快且精準(zhǔn)，將FPGA中獲取的相差值φ2-φ1，由式（1）可計(jì)算干涉儀信號(hào)入射角度θ。

3.2 擴(kuò)展應(yīng)用

數(shù)字鑒相器不僅可以處理連續(xù)的信號(hào)波形輸入，而且可以適用于脈沖調(diào)制信號(hào)，且可以實(shí)現(xiàn)與上位機(jī)實(shí)時(shí)通信，進(jìn)行數(shù)據(jù)處理。只需要在FPGA系統(tǒng)中增加數(shù)字檢波模塊和接口通信模塊。信號(hào)經(jīng)AD采集后，變成數(shù)字信號(hào)，在FPGA中進(jìn)行數(shù)字檢波處理可得到脈沖包絡(luò)，檢測(cè)到脈沿后實(shí)時(shí)進(jìn)行數(shù)字鑒相，并將結(jié)果回傳給上位機(jī)進(jìn)行數(shù)據(jù)處理。為提高干擾性能，可在FPGA內(nèi)部將實(shí)時(shí)獲取的多個(gè)鑒相結(jié)果累計(jì)取平均。實(shí)現(xiàn)框圖如圖4所示。

3.2 測(cè)試結(jié)果

將實(shí)現(xiàn)的鑒相系統(tǒng)，應(yīng)用于某被動(dòng)導(dǎo)引頭項(xiàng)目，以校準(zhǔn)的方式測(cè)量相差結(jié)果，因?yàn)橥獠枯斎氲借b相系統(tǒng)存在固有相差，測(cè)量時(shí)需要校準(zhǔn)。改變輸入信號(hào)的相位差，鑒相系統(tǒng)計(jì)算獲得相位差后，回傳給上位機(jī)，可顯示在軟件界面。實(shí)際測(cè)量的相位差與理論值偏差小于0.2°。測(cè)試結(jié)果見表1。

表1 實(shí)測(cè)結(jié)果表

4 結(jié)束語

通過數(shù)字鑒相算法實(shí)現(xiàn)的數(shù)字式干涉儀測(cè)角[4，5］是數(shù)字接收機(jī)的關(guān)鍵技術(shù)，本文采用時(shí)域數(shù)字鑒相算法，在Xilinx公司的FPGA芯片上實(shí)現(xiàn)了雙路數(shù)字鑒相，其鑒相誤差小于0.2°，具有較高的鑒相精度，與傳統(tǒng)模擬鑒相系統(tǒng)相比，其鑒相精度高，系統(tǒng)處理時(shí)間快，能夠滿足實(shí)時(shí)性要求，該方法可以擴(kuò)展到多通道的數(shù)字鑒相系統(tǒng)，對(duì)多通道數(shù)字式干涉儀測(cè)角系統(tǒng)的研制具有重要的意義。

［1］ 何曉明，趙波.基于數(shù)字干涉儀的無源測(cè)向技術(shù)研究［J］.中國(guó)電子科學(xué)研究院學(xué)報(bào)，2008(05)：460～463.

［2］ 胡宗愷，饒志宏.高精度數(shù)字鑒相技術(shù)的FPGA實(shí)現(xiàn)［J］.通信技術(shù)，2010，12(43)：177～179.

［3］ 史毅俊，朱杰.CIC濾波器的優(yōu)化設(shè)計(jì)及FPGA實(shí)現(xiàn).電子測(cè)量技術(shù)［J］.2007，30(3)：88～90.

［4］ 秦明偉，李德建，姚遠(yuǎn)程.軟件無線電數(shù)字下變頻及抽取技術(shù)研究［J］.通信技術(shù)，2008，41(09)：84～88.

［5］ 王雷，李玉柏，潘軍.CORDIC算法在跟蹤環(huán)中的應(yīng)用與FPGA 實(shí)現(xiàn)［J］.通信技術(shù)，2010，43(07)：8～10.