一種適用于多電源電壓IO的阻抗匹配結(jié)構(gòu)

羅堯宇 孫長(zhǎng)江 許 迪

（深圳市國(guó)微電子有限公司，廣東 深圳 518057）

1 引言

為滿足片外豐富的電平電壓，越來(lái)越多的芯片IO接口需要支持多電平標(biāo)準(zhǔn)［1］，即IO需滿足多電壓域電平及不同的IO標(biāo)準(zhǔn)驅(qū)動(dòng)能力。隨著芯片工作頻率的不斷提高，高速環(huán)境下的信號(hào)反射現(xiàn)象已逐步成為制約信號(hào)完整性的關(guān)鍵。為滿足這兩方面需求，目前主要解決措施是設(shè)計(jì)一種可配置IOBUF結(jié)構(gòu)，使得輸出BUF的阻抗可控，進(jìn)而滿足多電平標(biāo)準(zhǔn)及信號(hào)完整性需求。本文首先簡(jiǎn)要介紹IO輸出阻抗匹配原理，進(jìn)而分析了目前幾種可配置IOBUF設(shè)計(jì)方法，最后設(shè)計(jì)出一種易于擴(kuò)展的自動(dòng)阻抗匹配模塊結(jié)構(gòu)及實(shí)現(xiàn)電路，并對(duì)設(shè)計(jì)的關(guān)鍵模塊進(jìn)行充分的仿真驗(yàn)證。

2 IO輸出阻抗匹配原理

在實(shí)際應(yīng)用中，芯片通過(guò)IO接口將內(nèi)部信號(hào)輸出到印刷電路板，當(dāng)兩者阻抗不匹配時(shí)，輸出信號(hào)會(huì)發(fā)生反射，就會(huì)引發(fā)信號(hào)完整性的問(wèn)題。下面我們以理想傳輸線模型來(lái)分析與信號(hào)反射有關(guān)的重要問(wèn)題。圖1中，理想傳輸線L被內(nèi)阻為R0的信號(hào)驅(qū)動(dòng)源VS驅(qū)動(dòng)，傳輸線的特征阻抗為Z0，負(fù)載阻抗為RL。

圖1 理想傳輸線模型

理想的情況是當(dāng)R0＝Z0＝RL時(shí)，傳輸線的阻抗是連續(xù)的，信號(hào)不會(huì)發(fā)生任何反射，這樣傳輸信號(hào)將保持原有狀態(tài)直到信號(hào)源發(fā)生改變。如果負(fù)載阻抗大于傳輸線的特性阻抗，那么負(fù)載端多余的能量就會(huì)反射回源端；如果負(fù)載阻抗小于傳輸線的特性阻抗，負(fù)載試圖消耗比當(dāng)前源端提供的能量更多的能量，故通過(guò)反射來(lái)通知源端輸送更多的能量［2］。信號(hào)的反射將降低信號(hào)質(zhì)量，嚴(yán)重時(shí)其幅值和相位均不能滿足IO標(biāo)準(zhǔn)要求。

3 目前流行的可配置IO設(shè)計(jì)

目前，為適應(yīng)工藝偏差或兼容多個(gè)IO電平標(biāo)準(zhǔn)［3］，IO電路設(shè)計(jì)了多種驅(qū)動(dòng)可調(diào)電路，歸納起來(lái)主要有三種方式。第一類是固定強(qiáng)度方式，主要為單一電壓標(biāo)準(zhǔn)設(shè)計(jì)。在IO設(shè)計(jì)時(shí)，為適應(yīng)工藝偏差，除設(shè)計(jì)主驅(qū)動(dòng)強(qiáng)度外，還設(shè)計(jì)了弱驅(qū)動(dòng)部分，流片測(cè)試后可根據(jù)測(cè)試情況微調(diào)驅(qū)動(dòng)能力。第二類是可配置驅(qū)動(dòng)強(qiáng)度模式，應(yīng)用于多電壓標(biāo)準(zhǔn)。設(shè)計(jì)IOBUF時(shí)，按需要設(shè)計(jì)了多個(gè)驅(qū)動(dòng)強(qiáng)度，然后根據(jù)系統(tǒng)配置信號(hào)可以改變IO的驅(qū)動(dòng)能力。第三類是阻抗匹配模式，應(yīng)用于多電壓標(biāo)準(zhǔn)。其中極具代表性的是賈艷敏在西安電子科技大學(xué)論文中提到的阻抗匹配IO結(jié)構(gòu)，使用DCI數(shù)字阻抗匹配網(wǎng)絡(luò)電路調(diào)節(jié)阻抗，最終使PAD和外部提供的電阻相匹配[4]。這種設(shè)計(jì)的主要缺點(diǎn)為配合PMOS和NMOS分開(kāi)調(diào)節(jié)，需要較多外圍元器件，而且，其自動(dòng)調(diào)節(jié)機(jī)制電路復(fù)雜，當(dāng)外部阻抗發(fā)生變化時(shí)，內(nèi)部調(diào)節(jié)速率慢。所以難于滿足封裝成本受限和需要實(shí)時(shí)自動(dòng)阻抗匹配的環(huán)境。

其中可配置IO設(shè)計(jì)思路如圖2所示[5]。在端口配置為輸出時(shí)，配置使能EN_UP和EN_DN信號(hào)有效，然后根據(jù)輸出的信號(hào)值與電平標(biāo)準(zhǔn)打開(kāi)上拉支路UP_1、UP_2、UP_3、UP_4和下拉支路DN_1、DN_2、DN_3、DN_4，其中UP_G和DN_V是上拉、下拉默認(rèn)有效值，一般作為輸出默認(rèn)驅(qū)動(dòng)。

圖2 可配置強(qiáng)度模式電路

實(shí)際設(shè)計(jì)中，P0、P1、P2、P3、P4 五路上拉PMOS管強(qiáng)度比例可按1∶2∶4∶8∶1，N0、N1、N2、N3、N4 五路下拉NMOS管強(qiáng)度可按 1∶2∶4∶8∶1 設(shè)計(jì)。這樣上拉 PMOS 管與下拉NMOS打開(kāi)的不同組合，就構(gòu)成了不同驅(qū)動(dòng)強(qiáng)度。

4 全新片上自動(dòng)阻抗匹配電路

設(shè)計(jì)可配置自動(dòng)阻抗匹配電路的方法是：根據(jù)用戶提供的外部標(biāo)稱電阻和IP內(nèi)IO鏡像BUF電阻比較，經(jīng)過(guò)一定周期調(diào)整使得內(nèi)部BUF阻抗能匹配用戶提供的阻抗。為提高精確性和滿足高速要求，阻抗匹配系統(tǒng)分粗調(diào)和微調(diào)電路，通過(guò)逐步調(diào)整IO鏡像BUF驅(qū)動(dòng)使得和用戶提供的參考電阻一致，其原理圖如圖3所示。

圖3 自動(dòng)阻抗匹配模塊結(jié)構(gòu)

自動(dòng)阻抗匹配模塊結(jié)構(gòu)分為三部分：第一，Comp&ctrl部分，主要細(xì)分成兩部分，一是比較源，具體包括粗調(diào)和微調(diào)的控制的鏡像電路、基準(zhǔn)電路，其中鏡像電路尺寸參考IOBUF設(shè)計(jì)；其二是比較器部分。第二，INC部分，根據(jù)比較器輸出的outH信號(hào)，實(shí)時(shí)調(diào)節(jié)P<7:0>和N<7:0>。第三，DEC電路，主要對(duì)INC部分輸出信號(hào)P<7:0>和N<7:0>進(jìn)行處理，使之滿足Comp&ctrl部分需求，提供控制鏡像電路粗調(diào)和微調(diào)信號(hào)。由于INC部分和DEC電路相對(duì)簡(jiǎn)單，以下主要針對(duì)Comp&ctrl部分詳細(xì)的電路介紹和仿真。

4.1 Comp&ctrl模塊

Comp&ctrl模塊主要實(shí)現(xiàn)控制信號(hào)的產(chǎn)生和電壓的比較，是自動(dòng)阻抗匹配模塊的核心電路。Comp&ctrl模塊通過(guò)前級(jí)DEC模塊輸出的信號(hào)控制PMOS和NMOS，利用MOS電阻屬性實(shí)現(xiàn)分壓，調(diào)節(jié)MOS寬度來(lái)改變阻值大小。通過(guò)多次調(diào)節(jié)，MOS分壓逐漸接近片內(nèi)提供的1/2 IO電源電壓，從而達(dá)到阻抗匹配目的，其電路結(jié)構(gòu)如圖4所示。

圖4 Comp&ctrl電路

電路原理：用戶根據(jù)片外環(huán)境設(shè)置好標(biāo)稱電阻ZQ后。當(dāng)Comp_sw為高時(shí)，在時(shí)鐘作用下內(nèi)核開(kāi)始阻抗匹配。通過(guò)101傳輸門選擇，比較器負(fù)端INN連接參考電壓Vref，正端t0_tt連接PMOS和標(biāo)稱電阻串接的分壓tt0。因?yàn)槌跏糚MOS初始狀態(tài)為全部關(guān)斷，則PMOS串電阻很高，tt0電壓低于Vref，比較器輸出Comp_h為低，PMOS模塊繼續(xù)調(diào)整而開(kāi)啟，一定周期后，t0_tt電壓高于tt_t1電壓，比較器輸出Comp_h為高，PMOS模塊調(diào)節(jié)結(jié)束。當(dāng)Comp_sw信號(hào)為低時(shí)，比較器負(fù)端tt_t1連接tt1，比較器正端t0_tt接Vref。由于PMOS串前期有調(diào)節(jié)過(guò)，而NMOS初始全部未開(kāi)啟，則tt1電壓高于Vref，比較器輸出Comp_h輸出為低，NMOS繼續(xù)調(diào)節(jié)開(kāi)啟，一定周期后，t0_tt電壓高于tt_t1電壓，比較器輸出Comp_h輸出為高，NMOS模塊調(diào)節(jié)結(jié)束。由于阻抗匹配模塊NMOS和PMOS是鏡像IO驅(qū)動(dòng)BUF的，自動(dòng)阻抗匹配模塊調(diào)節(jié)完成也標(biāo)志著IOBUF驅(qū)動(dòng)調(diào)節(jié)的完成。下面詳細(xì)介紹Comp、PMOS、NMOS設(shè)計(jì)結(jié)構(gòu)。

4.1.1 Comp電路

圖5 高速Comp電路

因?yàn)镮P應(yīng)用于高速環(huán)境，比較器Comp電路設(shè)計(jì)關(guān)鍵在于降低傳輸延時(shí)。Comp實(shí)現(xiàn)高速的基本原理是將比較器分成多級(jí)級(jí)聯(lián)，每級(jí)電路在盡可能小的時(shí)延下放大輸入信號(hào)。從電路看，前兩級(jí)采用電阻負(fù)載的差分放大倍數(shù)小，輸出信號(hào)擺幅逐漸增大到第三、四級(jí)時(shí)，采用電流鏡差分加共源兩級(jí)運(yùn)放，實(shí)現(xiàn)電壓放大，雙端輸入轉(zhuǎn)成單端輸出。一、二級(jí)運(yùn)放注重高帶寬，高帶寬使信號(hào)傳輸延時(shí)較??；對(duì)于電流鏡差分加共源兩級(jí)運(yùn)放，則注重高擺幅和高放大倍數(shù)。為了增加輸出驅(qū)動(dòng)能力，電路后級(jí)還增加了兩級(jí)INV。以下提供一、二級(jí)運(yùn)放增益和帶寬仿真結(jié)果。

圖6 一二級(jí)帶寬仿真

圖7 Comp整體輸入到輸出延時(shí)

從仿真結(jié)果看，一二級(jí)低頻增益很小，但具有很高的帶寬。高速Comp電路從輸入到輸出的延時(shí)是5.68ns，完全滿足100MHz以上高速IO設(shè)計(jì)要求。

4.2PMOS電路

圖8PMOS電路

為改善IOBUF驅(qū)動(dòng)能力和減小電源噪聲，IOBUF和自動(dòng)阻抗匹配模塊上拉電路分PMOS和NMOS器件，這樣當(dāng)輸出為高時(shí)，同步打開(kāi)PMOS電路和漏級(jí)接電源的NMOS電路，當(dāng)輸出電壓VOH達(dá)到VDDIO–Vthn閾值時(shí)，NMOS關(guān)閉。其中上拉部分電路如下：上圖AON為常開(kāi)上拉電路，在驅(qū)動(dòng)管尺寸設(shè)計(jì)上，粗調(diào)分7級(jí)PMOS和NMOS，如上圖AO0~AO6，相互尺寸偏差較小，而五級(jí)細(xì)調(diào)AO7~AO11尺寸則有區(qū)別，設(shè)最小尺寸通電導(dǎo)為1XN，則分別為16XN，8XN，4XN、2XN，1XN。這樣在阻抗匹配過(guò)程中，先由粗調(diào)匹配阻抗進(jìn)行粗調(diào)，在粗調(diào)匹配阻抗鎖定后，再由細(xì)調(diào)匹配阻抗精調(diào)，這樣做的好處就是在當(dāng)工作環(huán)境發(fā)生變化時(shí)，需要的等效阻抗可能會(huì)出現(xiàn)擾動(dòng)，而系統(tǒng)就可以在一定的范圍內(nèi)進(jìn)行實(shí)時(shí)調(diào)節(jié)，加快了調(diào)節(jié)速度。

4.3NMOS電路

圖9NMOS電路

上圖ON為常開(kāi)NMOS，NO0~NO6為粗調(diào)，其他信號(hào)控制細(xì)調(diào)。尺寸方面，NMOS設(shè)計(jì)方法和PMOS保持一致。由于NMOS多子為電子，電子遷移率為空穴的2~3倍，NMOS尺寸設(shè)計(jì)較PMOS尺寸小。

5 自動(dòng)阻抗匹配電路整體仿真

當(dāng)用戶根據(jù)芯片應(yīng)用環(huán)境，在ZQ腳連接標(biāo)稱電阻后，自動(dòng)阻抗匹配模塊會(huì)根據(jù)系統(tǒng)要求自動(dòng)調(diào)整IO阻抗，滿足環(huán)境阻抗需求。自動(dòng)阻抗匹配系統(tǒng)調(diào)整分兩步，仿真也從這兩方面著手。以下提供自動(dòng)阻抗匹配電路整體仿真結(jié)果，接下來(lái)我們對(duì)波形進(jìn)行詳細(xì)說(shuō)明。

圖10 自動(dòng)阻抗匹配電路整體仿真

首先，Comp_sw信號(hào)為高，比較器負(fù)端連接tt_t1(Vref片內(nèi)提供的1/2 vddio），正端連接t0_tt(tt0為PMOS和標(biāo)稱電阻串聯(lián))，從圖看，t0_tt電壓低于 tt_t1(Vref)，輸出 Comp_h（在上圖為outh）為低。隨后INC模塊開(kāi)始調(diào)節(jié)，粗調(diào)P[2:0]逐漸減小，細(xì)調(diào)PH[4:0]也逐漸變化，DEC模塊譯碼出PMOS控制信號(hào)，PMOS逐漸開(kāi)啟，t0_tt逐漸增大，從圖看出，當(dāng)t0_tt電壓達(dá)到1.67v時(shí)，比較器輸出Comp_h（在上圖為outh）輸出翻轉(zhuǎn)為高，PMOS阻抗匹配調(diào)節(jié)結(jié)束。

當(dāng)Comp_sw信號(hào)為低時(shí)，比較器負(fù)端連接tt_t1(tt1 PMOS和NMOS串聯(lián)分壓)，比較器正端接t0_tt(Vref)。從圖看出，tt_t1電壓較t0_tt高。比較結(jié)果Comp_h（在上圖為outh）為低。隨后INC模塊開(kāi)始調(diào)節(jié)，隨著粗調(diào)N[2:0]逐漸增大，細(xì)調(diào)NH[4:0]也逐漸變化，DEC模塊譯碼控制NMOS控制信號(hào)，NMOS控制逐漸開(kāi)啟，tt_t1逐漸減少，從圖看出，當(dāng)tt_t1電壓達(dá)到1.67v時(shí)，輸出翻轉(zhuǎn)，NMOS阻抗匹配調(diào)節(jié)結(jié)束。

6 結(jié)論

本文提出了一種自動(dòng)阻抗匹配設(shè)計(jì)方法，并設(shè)計(jì)了一種實(shí)現(xiàn)電路，該電路能根據(jù)用戶設(shè)置的標(biāo)稱電阻自動(dòng)實(shí)現(xiàn)阻抗匹配，有效解決IO輸出驅(qū)動(dòng)能力和阻抗匹配問(wèn)題。該模塊由于采用傳輸門巧妙選擇參考電壓和PMOS及NMOS形成的分壓，只需要用戶設(shè)置一個(gè)標(biāo)稱電阻，簡(jiǎn)化了外部電路設(shè)計(jì)，同時(shí)采用一個(gè)高速比較器，也減輕了電路和版圖設(shè)計(jì)的難度；采用粗調(diào)和細(xì)調(diào)方式控制PMOS和NMOS模塊，調(diào)節(jié)方法有利于阻抗匹配的實(shí)時(shí)性，這些都可以成為設(shè)計(jì)多電平標(biāo)準(zhǔn)IO結(jié)構(gòu)的有益參考。該模塊結(jié)構(gòu)簡(jiǎn)單，可直接集成在芯片IO附近，協(xié)助IO克服在高速系統(tǒng)下性能不足的問(wèn)題，自動(dòng)實(shí)現(xiàn)阻抗匹配和驅(qū)動(dòng)需求，該結(jié)構(gòu)對(duì)IO的穩(wěn)定性和可靠性具有十分積極的意義。

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