集成電路兼容聯(lián)合測試系統(tǒng)研究

摘 要：本文介紹了一種針對集成電路產(chǎn)品進行品質(zhì)檢驗的測試系統(tǒng)。該測試系統(tǒng)包括待測裝置、聯(lián)合測試（JTAG）接口，以及掃描鏈電路。掃描鏈電路包含多個掃描鏈，且耦接至待測裝置以及聯(lián)合測試接口，其中每一掃描鏈包括多個掃描D型觸發(fā)器。電子裝置耦接聯(lián)合測試行動小接口，以對待測裝置進行測試。該方法適用性強，結(jié)果可靠。

關(guān)鍵詞：集成電路；測試；兼容聯(lián)合；系統(tǒng)

DOI：10.16640/j.cnki.37-1222/t.2017.24.103

1 引言

在集成電路（IC））制造工藝里，皆存在著去偽存真的需要，所以需要使用集成電路自動測試系統(tǒng)（Automatic Test System）檢測集成電路功能的完整性，篩選殘次品，防止進入下道工序，確保集成電路生產(chǎn)制造品質(zhì)，減少冗余的制造費用[1]。

集成電路自動測試系統(tǒng)的功能之一是進行掃描測試（Scan testing），掃描測試是一種在集成電路上配置掃描鏈（scan chain）檢測集成電路內(nèi)部邏輯關(guān)系的測試方法，例如檢測集成電路內(nèi)部是否存在短路、開路、延遲等。

然而，集成電路自動測試系統(tǒng)極其復(fù)雜昂貴且需要在固定場地與測試環(huán)境使用專用計算機，因此在需要進行掃描測試的待測集成電路較多的情況下，影響集成電路設(shè)計生產(chǎn)周期[2]，因此需要開發(fā)一種能夠兼容但不完全依賴集成電路自動測試系統(tǒng)的掃描測試功能的另一掃描測試系統(tǒng)。

2 測試方法

有鑒于上述問題，開發(fā)一種兼容聯(lián)合測試（JTAG）接口進行集成電路掃描測試的測試系統(tǒng)顯得非常有必要。該測試系統(tǒng)可以兼容聯(lián)合測試模式和集成電路自動測試模式，該測試系統(tǒng)包括處理器，接口轉(zhuǎn)換器，以及電路板，其中處理器通過接口轉(zhuǎn)換器與電路板實現(xiàn)數(shù)據(jù)交換。該電路板包括聯(lián)合測試接口，集成電路自動測試系統(tǒng)接口，第一寄存鏈電路，第二寄存鏈電路，待測集成電路；以及掃描鏈電路。

2.1 聯(lián)合測試

當(dāng)該測試系統(tǒng)處于聯(lián)合測試模式，電路板包括的第一寄存鏈電路選擇來自聯(lián)合測試接口的數(shù)據(jù)，輸出至上述掃描鏈電路和上述待測集成電路，以及電路板包括的第二寄存鏈電路，也將自掃描鏈電路獲得的測試數(shù)據(jù)向聯(lián)合測試接口輸出。

2.2 自動掃描測試

當(dāng)該測試系統(tǒng)處于集成電路自動測試模式，該第一寄存鏈電路選擇從集成電路自動測試系統(tǒng)接口接收數(shù)據(jù)，輸出至上述掃描鏈電路和上述待測集成電路，以及第二寄存鏈電路也向集成電路自動測試系統(tǒng)接口輸出第二數(shù)據(jù)。

2.3 結(jié)果判斷

（1）當(dāng)處理器接收掃描測試結(jié)果，判斷待測集成電路內(nèi)部是否有故障點，當(dāng)處理器判斷待測集成電路沒有故障點，判斷待測集成電路為合格電路。

（2）當(dāng)處理器判斷待測集成電路有故障點，判斷待測集成電路為故障電路，處理器根據(jù)掃描測試結(jié)果溯源至待測集成電路，生成一模型，并標注故障點位置，以便用戶決定是否修理。

3 系統(tǒng)搭建

處理器通過接口轉(zhuǎn)換器連接于電路板，向JTAG接口寫入數(shù)據(jù)Data，JTAG接口分別連接至第一寄存鏈電路以及第二寄存鏈電路，向第一寄存鏈電路輸出數(shù)據(jù)TDI，并自第二寄存鏈電路讀取數(shù)據(jù)TDO。第一寄存鏈電路連接于待測集成電路，向待測集成電路輸出模式控制信號MCtr，該模式控制信號MCtr用于控制待測集成電路在需要的模式下。第一寄存鏈電路連接于掃描鏈電路，向掃描鏈電路輸出時鐘信號Gclk和初始化信號Rst。該第一寄存鏈電路還連接于第二寄存鏈電路，向第二寄存鏈電路灌入數(shù)據(jù)TDI促使第二寄存鏈電路輸出信號TDO。掃描鏈電路分別連接于待測集成電路，第二寄存鏈電路，以及第一寄存鏈電路。掃描鏈電路接收第一寄存鏈電路傳過來的數(shù)據(jù)，在第一寄存鏈電路傳過來的數(shù)據(jù)催動下讀取待測集成電路內(nèi)部邏輯關(guān)系，并將測試結(jié)果SData1-SDataM輸出至第二JTAG寄存鏈電路。此時，第一寄存鏈電路向第二寄存鏈電路灌入數(shù)據(jù)TDI促使第二寄存鏈電路不斷輸出測試結(jié)果TDO至JTAG接口。

對待測集成電路進行掃描測試時，處理器通過接口轉(zhuǎn)換器向JTAG接口傳送的數(shù)據(jù)Data包括了測試模式選擇信號TMS、測試時鐘信號TCK、測試重置信號TRST，以及測試數(shù)據(jù)輸入信號TDI。JTAG接口接收數(shù)據(jù)Data，并將數(shù)據(jù)Data中的測試數(shù)據(jù)輸入信號TDI分配至第一寄存鏈電路，輸入信號TDI內(nèi)還包含了模式控制信號MCtr、時鐘信號Gclk和初始化信號Rst，對待測集成電路以及掃描鏈電路進行設(shè)置及初始化。輸入信號TDI內(nèi)還包含了其他數(shù)據(jù)，催動掃描鏈電路讀取待測集成電路的內(nèi)部邏輯關(guān)系，并向第二JTAG寄存鏈電路傳輸掃描測試結(jié)果SData1-SDataM。第二JTAG寄存鏈電路將掃描測試結(jié)果SData1-SDataM順序排列，并輸出信號TDO至JTAG接口，在JTAG接口內(nèi)部處理成最終輸出信號TDOL，該最終輸出信號TDOL再通過接口傳至處理器。

4 小結(jié)

綜上，本文所提出的測試系統(tǒng)，兼有ATE測試與JTAG測試兩種模式，適應(yīng)面更廣。用戶可以在待測集成電路較多或較大的時候，通過處理器，例如個人計算機，在任何地方直接對待測集成電路進行掃描測試，并利用生成的模型直觀判斷待測集成電路的狀態(tài)。用戶也可以在待測集成電路較少或較小的時候，直接使用ATE測試系統(tǒng)完成對待測集成電路的全功能測試。

參考文獻：

[1]祝雪菲.集成電路低功耗掃描測試方法的研究與應(yīng)用[D].北京工業(yè)大學(xué)，2015.

[2]吳春蕾.集成電路失效分析中缺陷快速精確定位技術(shù)及實驗研究[D].天津大學(xué)，2015.

作者簡介：沈冬梅（1985-），女，江蘇徐州人，本科，助理工程師，從事微波射頻方面的研究。