基于FPGA配置的AD9361處理器應(yīng)用方法研究

周星星　翟繼強(qiáng)

摘 要：設(shè)計基于AD9361的星載通信處理器前期驗證系統(tǒng)架構(gòu)，實現(xiàn)了基于FPGA的AD9361寄存器配置方法，并且通過測試驗證了方法的可行性和適用性。

關(guān)鍵詞：AD9361；星載處理載荷；FPGA配置

中圖分類號：TN927 文獻(xiàn)標(biāo)志碼：A 文章編號：2095-2945（2017）36-0006-02

1 概述

隨著通信衛(wèi)星的發(fā)展，對衛(wèi)星通信的抗干擾和多用戶接入能力、衛(wèi)星星上處理能力以及處理算法提出了更高的要求。為提高產(chǎn)品的市場競爭力，一方面需要提前對處理器協(xié)議和算法進(jìn)行充分驗證，在保證產(chǎn)品的性能和可靠性的基礎(chǔ)上，縮短研制周期，降低設(shè)計風(fēng)險；另一方面需在較短的時間內(nèi)對算法進(jìn)行更改驗證，以滿足用戶日趨復(fù)雜的需求，降低研發(fā)成本。

現(xiàn)階段，大多數(shù)軟件無線電平臺利用離散器件進(jìn)行搭建，然而其功耗大，系統(tǒng)成本高，需要設(shè)計人員有很豐富的硬件設(shè)計和射頻信號處理經(jīng)驗。目前，星載處理協(xié)議變化多樣、用戶需求不斷更新，為了縮短開發(fā)周期，降低設(shè)計成本，傳統(tǒng)的軟件無線電設(shè)計方案不能夠滿足要求。ADI公司的AD9361集成射頻捷變收發(fā)器，具有很強(qiáng)的可編程性和寬帶能力，器件集RF前端與靈活的混合信號基帶部分為一體，集成頻率合成器，為處理器提供可配置數(shù)字接口，簡化了設(shè)計的導(dǎo)入。將AD9361應(yīng)用于星載通信處理有效載荷的設(shè)計驗證能夠滿足目前設(shè)計變化的需求。

2 AD9361介紹

AD9361為10mm×10mm，144球芯片級封裝，球柵陣列（CSP_BGA），它是面向3G和4G基站應(yīng)用的高性能高集成度的射頻（RF）捷變收發(fā)器（Agile Transceiver），集成了12位ADC和DAC，支持TDD和FDD[1]。其兩個獨立的直接轉(zhuǎn)換接收器具有先進(jìn)的噪聲系數(shù)和線性度，可實現(xiàn)高調(diào)制精度與超低噪音。每個接收器（RX）子系統(tǒng)包括獨立的自動增益控制（AGC）、DC偏移校正、正交校正、數(shù)字濾波，從而減輕了數(shù)字基帶的負(fù)擔(dān)。AD9361還具有可以從外部控制的，靈活的手動增益模式（MGC）。每個通道有兩個高動態(tài)范圍ADC，可將接收到的I和Q信號數(shù)字化，并通過可配置的抽取濾波器和128抽頭有限脈沖響應(yīng)（FIR）濾波器，產(chǎn)生一個12位的輸出信號（采樣率可配置）。

主板上的發(fā)射（TX）功率監(jiān)視器可以用作功率檢測器，可實現(xiàn)高度精確的發(fā)射功率測量。其完全集成的鎖相環(huán)（PLL）可為所有的接收和發(fā)送通道提供低功耗的小數(shù)N分頻合成。AD9361的核可以直接從一個1.3V穩(wěn)壓器上供電。AD9361主要性能參數(shù)如表1所示。

3 基于AD9361的星載處理設(shè)備驗證方案

將AD9361應(yīng)用在星載處理設(shè)備驗證中，主要是針對衛(wèi)星通信協(xié)議和算法進(jìn)行驗證[2]。

如圖1所示，基于AD9361的星載處理設(shè)備驗證方案主要由以下幾部分組成：通用基帶處理板、AD9361子板、誤碼儀、信號源、頻譜儀、示波器、直流穩(wěn)壓電源和計算機(jī)。通用基帶處理板包含兩個FPGA，完成AD9361的配置和協(xié)議算法的處理；AD9361完成射頻信號收發(fā)、通道變頻、AD/DA及部分?jǐn)?shù)字抽取/差值濾波功能；誤碼儀完成上行接收信號的誤碼測試，與通用基帶處理板連接，對上行接收算法性能進(jìn)行測試。

4 FPGA配置方案設(shè)計

4.1 AD9361配置流程

AD9361的使用包括三部分：寄存器配置、配置狀態(tài)檢查和工作狀態(tài)。其中，寄存器配置根據(jù)實際的應(yīng)用場景對其寄存器進(jìn)行配置，涉及部分寄存器配置后的延遲及多次配置；配置狀態(tài)檢查通過讀取寄存器的值檢查配置是否正確；工作狀態(tài)是完成配置后器件進(jìn)入正式工作狀態(tài)，完成實際信號的收發(fā)處理。AD9361的配置寄存器通常包括以下幾部分[3]：

（1）通用配置寄存器：包括芯片級的配置、時鐘控制配置、并行數(shù)據(jù)接口配置、輸出控制、參考時鐘配置、數(shù)字IO配置、基帶鎖相環(huán)（BBPLL）配置、掉電控制和溢出控制等。

（2）發(fā)射（Tx）配置寄存器：包括Tx可編程FIR濾波器配置、Tx監(jiān)控寄存器、Tx功率和衰減控制、Tx正交校準(zhǔn)配置、Tx DAC寄存器、Tx基帶濾波器BBF配置等。

（3）接收（Rx）配置寄存器：包括Rx可編程FIR濾波器配置、增益控制通用配置、外部LNA增益設(shè)置、AGC增益表設(shè)置、通用校準(zhǔn)寄存器、接收信號強(qiáng)度指示RSSI配置、Rx正交校準(zhǔn)配置、LNA寄存器配置、TIA寄存器配置、BBF寄存器配置和ADC寄存器配置。

（4）模擬配置寄存器：包括Rx頻率綜合器配置、Rx本振通用配置、Tx頻率綜合器配置、DCXO配置、Tx本振通用配置、數(shù)字測試寄存器和DAC測試寄存器配置等。

4.2 方案設(shè)計

實際配置時，根據(jù)需求對涉及到的寄存器進(jìn)行配置，其余寄存器使用默認(rèn)值即可。整個寄存器的配置通常分為以下幾個部分，具體見表2。

此外，S12狀態(tài)為讀狀態(tài)，當(dāng)所有寄存器都正確配置完成之后，進(jìn)入S12狀態(tài)，并且一直處于此狀態(tài)，直到讀狀態(tài)指示read_int=0為止。

4.3 實現(xiàn)驗證

對AD9361寄存器配置用VHDL語言進(jìn)行實現(xiàn)，并且在FPGA中進(jìn)行驗證，F(xiàn)PGA通過SPI接口完成對AD9361寄存器的配置，通過數(shù)據(jù)接口P0口和P1口完成信號的輸入和輸出。當(dāng)寄存器配置完成后主要檢查幾個重要寄存器的狀態(tài)，指示AD9361配置是否完成，主要包括：BBPLL鎖定指示（寄存器0x05E（7）=1）、Rx cp校準(zhǔn)完成標(biāo)志（寄存器0x244（5）=1）、Tx cp校準(zhǔn)完成標(biāo)志（寄存器0x284（5）=1）、Rx RFPLL鎖定指示（寄存器0x247（1）=1）、Tx RFPLL鎖定指示（寄存器0x287（1）=1）。通過chipscope觀察AD9361完整配置時的狀態(tài)，可見各配置寄存器指示正常，如圖2所示。

另外還可以通過chipscope對寄存器進(jìn)行讀取從而驗證配置是否正確。

5 測試結(jié)果

測試配置參數(shù)：AD9361內(nèi)部40MHz參考、接收本振2.1GHz、發(fā)射本振1.9GHz、發(fā)射信號2.10098GHz、數(shù)字輸出采樣率30Msps、DDR輸出、FDD工作模式、AGC工作模式。按照以上參數(shù)完成寄存器配置，通過對單音信號進(jìn)行環(huán)回測試。測試時FPGA只完成數(shù)字信號的轉(zhuǎn)發(fā)，不對信號做再生處理。實際應(yīng)用還需要完成本振泄漏抑制和IQ不平衡校準(zhǔn)算法、信號再生處理及上行誤碼測試等功能。圖3為單音環(huán)回測試的結(jié)果。

從圖中可以看出，發(fā)射信號本振抑制為31dB，鏡像抑制為25dB，能夠滿足解調(diào)要求，因此AD9361完成從射頻到數(shù)字基帶的信號處理功能，能夠完成星載通信處理載荷的驗證工作，有效指導(dǎo)單機(jī)后期開發(fā)。

6 結(jié)束語

本文采用基于AD9361的星載通信處理載荷設(shè)計驗證方法，根據(jù)AD9361和星載信號處理設(shè)備的特點，通過FPGA對AD9361進(jìn)行配置，并且設(shè)計在FPGA中完成信號處理功能對星載信號體制、協(xié)議及算法進(jìn)行驗證。通過試驗測試，驗證了設(shè)計的正確性，能夠應(yīng)用在衛(wèi)星通信處理類有效載荷的前期驗證，能夠大大縮短現(xiàn)有衛(wèi)星有效載荷處理類產(chǎn)品的研制周期和降低研制成本，具有一定的工程應(yīng)用價值。

參考文獻(xiàn)：

[1]姜浩，張治.基于AD9361的軟件無線電平臺設(shè)計與實現(xiàn)[J].電視技術(shù)，2015，39（15）.

[2]郜澤.基于AD9361的軟件無線電硬件平臺設(shè)計與實現(xiàn)[D].電子科技大學(xué)，2012，2.

[3]范紅.基于SOC與AD9361的軟件無線電射頻收發(fā)機(jī)[D].東華大學(xué)，2015，5.endprint