一種半導(dǎo)體探測器氣密性封裝結(jié)構(gòu)和工藝優(yōu)化

丁榮崢，馬國榮，張玲玲，邵 康

（1.中國電子科技集團(tuán)公司第五十八研究所，江蘇 無錫 214072；2.無錫天和電子有限公司，江蘇 無錫 214024；3.無錫華普微電子有限公司，江蘇 無錫 214035；4.江蘇省宜興電子器件總廠有限公司，江蘇 宜興 214221）

一種半導(dǎo)體探測器氣密性封裝結(jié)構(gòu)和工藝優(yōu)化

丁榮崢1，馬國榮2，張玲玲3，邵 康4

（1.中國電子科技集團(tuán)公司第五十八研究所，江蘇 無錫 214072；2.無錫天和電子有限公司，江蘇 無錫 214024；3.無錫華普微電子有限公司，江蘇 無錫 214035；4.江蘇省宜興電子器件總廠有限公司，江蘇 宜興 214221）

結(jié)構(gòu)和工藝設(shè)計(jì)優(yōu)化已經(jīng)成為封裝必不可少的步驟。隨著探測器封裝尺寸越來越小以及可靠性要求的不斷提高，氣密性封裝結(jié)構(gòu)向表面貼裝、超薄型、芯片與封裝體面積比更高的方向轉(zhuǎn)變，封裝結(jié)構(gòu)和封裝工藝的設(shè)計(jì)成為可靠性、成品率和成本的關(guān)鍵。騎跨式貼片半導(dǎo)體輻射探測器陶瓷封裝中，存在芯片粘接襯底、密封環(huán)、引腳與HTCC陶瓷件釬焊處有Ag72Cu28焊料堆積、爬行的現(xiàn)象，以及芯片的Au80Sn20焊接層存在空洞大而又無法通過X射線照相或芯片粘接的超聲檢測來篩選剔除不合格的問題，分析原因并通過優(yōu)化封裝結(jié)構(gòu)、改進(jìn)封裝工藝等解決封裝的質(zhì)量和可靠性。實(shí)際生產(chǎn)結(jié)果表明，結(jié)構(gòu)優(yōu)化、工藝改進(jìn)有效地簡化了外殼結(jié)構(gòu)，減少了制造工序步驟，并提高了芯片燒結(jié)質(zhì)量和成品率，降低了封裝成本。

一體化引線；合金燒結(jié)；封裝結(jié)構(gòu)；封裝工藝

1 探測器封裝概述

半導(dǎo)體輻射探測器為了提高可靠性，通常采用氣密性陶瓷封裝，在CDFN/CQFN、CLCC、CSOP等表面貼裝中[1]，要適應(yīng)2 mm甚至更高厚度的探測器單元的封裝需要增加外殼腔體高度，信號引出端通過金屬化通孔或表面金屬化布線均會(huì)增加外殼壁厚而使封裝體尺寸增大，為此需采用與PCB板相同厚度的騎墻式陶瓷封裝結(jié)構(gòu)，參見圖1（a）。外殼陶瓷件采用抗彎強(qiáng)度400 MPa以上的氧化鋁HTCC工藝制備，芯腔襯底采用4J42或4J29金屬板并與引腳整體加工成型，引線鍵合臺(tái)階與引腳亦采用4J42或4J29金屬板整體加工成型，封接環(huán)沖制或刻蝕[2]，金屬件與陶瓷件通過Ag72Cu28釬焊在一起，然后電鍍Ni-Au[1]，蓋板亦電鍍Ni-Au或者化鍍Ni-P。采用Au80Sn20共晶合金焊料將背面金屬化的芯片燒結(jié)于芯腔襯底上，其是采用SnPb、InAg和BiSn等錫焊強(qiáng)度的2倍[3]，然后依次進(jìn)行鋁絲或金絲的鍵合、平行縫焊封帽等，參見圖1（b）。

圖1 平行縫焊直插HTCC封裝結(jié)構(gòu)圖

2 探測器封裝可靠性分析

2.1 探測器封裝可靠性

對封裝探測器進(jìn)行非破壞性鍵合拉力（抽樣）、-55～125℃溫度循環(huán)、20000 g恒定加速度、粒子碰撞噪聲檢測（PIND）、密封等篩選和考核，發(fā)現(xiàn)主要存在芯片偶發(fā)性脫落，未發(fā)現(xiàn)其他封裝問題。對失效樣品開帽后發(fā)現(xiàn)芯片與襯底燒結(jié)有效接合面小，結(jié)合面主要集中在芯片4個(gè)頂角位置，參見圖2和圖3。進(jìn)一步分析發(fā)現(xiàn)，Ag72Cu28焊料釬焊時(shí)，焊料沿襯底爬行，并在釬焊縫四周形成略比中間芯腔高的堆積，當(dāng)50μm厚的Au80Sn20焊料不足以填充芯片下的縫隙時(shí)，則會(huì)出現(xiàn)圖2和圖3中局部焊接上或焊料填充不足的問題。

采用X射線儀對封裝器件進(jìn)行無損檢查，發(fā)現(xiàn)芯腔四周邊緣有明顯的Ag72Cu28堆積、Au80Sn20堆積以及芯片下的空洞，表明外殼襯底的不平坦是造成可靠性的主要問題，參見圖3。

圖2 機(jī)械試驗(yàn)后出現(xiàn)脫落典型圖

圖3 封裝探測器件X射線照片

2.2 探測器外殼和封裝工藝

對探測器用陶瓷外殼外觀進(jìn)行分析，除了圖2中出現(xiàn)的芯腔內(nèi)四周有Ag72Cu28焊料堆積外，還發(fā)現(xiàn)襯底外側(cè)及底部四周也存在一定比例的焊料爬行，參見圖4。對芯腔表面進(jìn)行檢查也發(fā)現(xiàn)銀銅爬行到的區(qū)域，若存在微溝（參見圖5）則會(huì)出現(xiàn)圖3左邊探測器的焊接層空洞。這些缺陷均可導(dǎo)致Au80Sn20焊料片在氮?dú)庵袩Y(jié)芯片遇到溫升不均勻、Au80Sn20焊料填隙能力減弱而容易堆積的問題，圖3中就可明顯看到Au80Sn20焊料堆積的現(xiàn)象。

圖4 銀銅焊料在底面上的爬行

圖5 芯腔襯底表面狀態(tài)

3 封裝結(jié)構(gòu)和工藝優(yōu)化

封裝問題主要是芯片燒接以及封裝生產(chǎn)效率，以及芯片燒結(jié)缺陷封裝的檢驗(yàn)篩選，從封裝結(jié)構(gòu)優(yōu)化和封裝工藝優(yōu)化2個(gè)方面來解決。

3.1 封裝結(jié)構(gòu)優(yōu)化

在不改變封裝尺寸的情況下，基于芯腔內(nèi)的Ag72Cu28焊料堆積主要在四周和芯片為方形，將內(nèi)腔結(jié)構(gòu)改為正方形，這樣芯片的4個(gè)頂角離外殼側(cè)壁的距離就會(huì)增大，四周堆積的銀銅焊料離芯片的距離增加，芯片與外殼側(cè)壁距離也由不均等變?yōu)榫?，有利于Au80Sn20焊料燒結(jié)時(shí)均勻分散。同時(shí)銀銅焊料片由80 μm降到60 μm，金屬零件均采用刻蝕以保證圓邊吸收銀銅焊料，這樣可以減少銀銅焊料的堆積和爬行；0.15 mm封接環(huán)、0.15 mm引線鍵合臺(tái)階與引腳改用0.30 mm材料一次性做臺(tái)階刻蝕[2]，去掉0.15 mm封接環(huán)與0.15 mm引線鍵合臺(tái)階（含引腳）之間的銀銅釬焊，從設(shè)計(jì)上消除銀銅釬焊流淌造成引線鍵合區(qū)不平坦對鍵合成品率和可靠性的影響。引腳、鍵合臺(tái)階與焊框一體化刻蝕、腔體改為方形后的外殼照片見圖 6（b）。

圖6 封裝結(jié)構(gòu)優(yōu)化

3.2 封裝工藝優(yōu)化

芯片焊料燒結(jié)有Au80Sn20真空燒結(jié)工藝、保護(hù)氣氛靜壓燒結(jié)工藝以及金-硅共晶摩擦焊工藝[4]，在這些工藝中保護(hù)氣氛靜壓燒結(jié)工藝是相對簡單且可批量生產(chǎn)的，但存在燒結(jié)缺陷較多的問題。這些缺陷與焊料片尺寸（尤其厚度）、雜質(zhì)（尤其表面氧化、污染），芯腔焊接面平整度、可焊性（尤其鍍金層厚度），燒結(jié)氣氛（尤其氧和水汽含量）等相關(guān)。結(jié)構(gòu)改進(jìn)后的保護(hù)氣氛靜壓Au80Sn20焊料燒結(jié)芯片工藝中主要缺陷有：（1）因芯腔存在微細(xì)顆粒導(dǎo)致焊接縫隙大而使焊料熔融填隙不足，芯片焊接層有空洞，參見圖 7（a）；（2）少部分器件存在Au80Sn20焊料在芯片四周堆積或者形成斷點(diǎn)，參見圖 7（b）。

圖7 Au80Sn20燒結(jié)芯片的典型缺陷

針對采用Au80Sn20焊料保護(hù)氣氛靜壓燒結(jié)工藝存在的缺陷，包括Au80Sn20焊料在芯腔內(nèi)均勻鋪開但與芯片偶爾有孔洞而X射線又不能篩選掉的問題，首先將焊料片厚度由50 μm增加到100 μm，即使芯腔襯底平坦度差也可以保證芯片與襯底之間有足夠的焊料填充；對于Au80Sn20焊料片等因貯存等可能存在的表層氧化問題[5]，采用《電子工業(yè)生產(chǎn)技術(shù)手冊（半導(dǎo)體與集成電路卷）：硅器件與集成電路》第14.3.2節(jié)中的清洗工藝，對Au80Sn20焊料片進(jìn)行清洗處理；陶瓷外殼則在組裝前進(jìn)行微波等離子清洗[6]，或200℃、2 h還原性氣氛下的高溫清潔處理；帶真空烘箱的充氮手套箱中裝架或凈化工作臺(tái)裝架后進(jìn)行除氣充氮處理；燒結(jié)氣氛由N2保護(hù)氣體（O2含量小于50×10-6（V/V））改為還原性95%N2-5%H2中燒結(jié)；將燒結(jié)模具（帶加熱）改用吸熱量小、可重復(fù)使用的耐350℃高溫不銹鋼彈簧夾具替代，燒結(jié)設(shè)備由充氮烘箱改為N2-H2還原氣氛鏈?zhǔn)綘t并增加水冷控溫裝置，以保證連續(xù)批量生產(chǎn)的穩(wěn)定性。工藝優(yōu)化后，芯片四周的焊料連續(xù)且無焊料斷點(diǎn)、無焊料堆積，參見圖8（a），芯片燒結(jié)層中的空洞率低于2%，X射線照相也未發(fā)現(xiàn)芯片焊接層有可見的空洞，參見圖8（b），抗拉試驗(yàn)后的分離模式均為芯腔襯底上100%殘留硅，分離發(fā)生在硅芯片中間，參見圖8（c），工藝優(yōu)化達(dá)到了“零缺陷”工藝技術(shù)要求。

圖8 優(yōu)化燒結(jié)工藝后的外觀、X射線檢查

4 批量生產(chǎn)結(jié)果

結(jié)構(gòu)和工藝優(yōu)化后，HTCC外殼釬焊由兩次釬焊變?yōu)橐淮吴F焊，銀銅焊料爬行得到解決，芯片燒結(jié)外觀和焊接層空洞率大幅度降低，經(jīng)過90000只生產(chǎn)，芯片燒結(jié)成品率在99%以上（破壞性檢測不計(jì)算在內(nèi)），封裝總成品率提升到98%以上（破壞性檢測不計(jì)算在內(nèi)），較改進(jìn)前提升30%以上。器件在篩選、鑒定中未出現(xiàn)封裝成品率波動(dòng)或批次問題，表明封裝結(jié)構(gòu)、工藝可靠性設(shè)計(jì)已達(dá)到最優(yōu)化。

5 結(jié)論

氣密性探測器封裝結(jié)構(gòu)和工藝優(yōu)化結(jié)果表明，結(jié)構(gòu)優(yōu)化有效地簡化了外殼結(jié)構(gòu)，并減少制造工序步驟，降低外殼成本；Au80Sn20合金燒結(jié)芯片工藝改進(jìn)消除了焊料堆積、斷點(diǎn)以及芯片與襯底之間焊料缺失、空洞等工藝缺陷，提高了芯片燒結(jié)成品率和焊接質(zhì)量與可靠性。這些結(jié)構(gòu)改進(jìn)、工藝優(yōu)化也適用于同類型封裝產(chǎn)品的封裝設(shè)計(jì)與封裝工藝優(yōu)化中。

[1]Rao R Tummala,Eugene J Rymaszewski,Alan G Klopfenstein.微電子封裝手冊[M]．北京：電子工業(yè)出版社，2001：525-598.

[2]陳雪堯,尹國欽.銅合金蝕刻型引線框架材料的應(yīng)用研究[C].高精度銅帶暨電子工業(yè)用銅材技術(shù)與應(yīng)用研討會(huì)文集，2004：79-82.

[3]姚立華,吳禮群,蔡昱,徐波,胡進(jìn),張巍.采用金錫合金的氣密性封裝工藝研究[J].電子工藝技術(shù)，2010,9：267-270.

[4]陳波,丁榮崢,明雪飛,高娜燕.共晶焊料焊接的孔隙率研究[J].電子與封裝，2012,12（11）：9-12.

[5]丁榮崢,馬國榮,史麗英,李杰,張軍峰.合金焊料蓋板選擇與質(zhì)量控制[J].電子與封裝，2014,14（2）：1-4.

[6]葛秋玲,李良海.微波等離子清洗在封裝工藝中的應(yīng)用[J].電子與封裝，2014,14（2）：5-8.

The Hermetic Package Structure and Packaging Process Optimization of a Semiconductor Detector

DING Rongzheng1,MA Guorong2,ZHANG Lingling3,SHAO Kang4
（1.China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214072,China;2.Wuxi TianHe Electronics Co.,Ltd.,Wuxi 214024,China;3.Wuxi Hope Micro Electronics Co.,Ltd.,Wuxi 214035,China;4.Jiangsu Province Yixing Electronic Device General Factory Co.,Ltd.,Yixing 214221,China）

Optimization of structure and process design has become an indispensable step in packaging.With the detector size of the package is more and more small,reliability requirements continue to increase,the hermetic package to the surface mount,ultra-thin,chip and package area ratio higher conversion,package structure and packaging process design Become the key to reliability,yield and cost.To ride a straddle patch semiconductor radiation detectors in the package,there are the die bonding substrate,sealing ring,pin and ceramic pieces had Ag72Cu28 brazing solder accumulation,crawling,and die Au80Sn20 welding layer holes bigand given to filter through Radiographyor Ultrasonic Inspection weed out the unqualified products,analysis the reason and by optimizing the structure,improve the packaging process to solve the quality and reliability.The actual production results show that the structure optimization and process improvement effectivelysimplify the shell structure and reduce the manufacturing process steps,and improve the chip sintering quality and yield,reduce the cost.

pinintegration;alloysoldering;package structure;packagingprocess

TN305.94

A

1681-1070（2017）12-0001-04

2017-11-03

丁榮崢（1967—），男，江蘇興化人，1991年畢業(yè)于長春光學(xué)精密機(jī)械學(xué)院，研究員級高級工程師，主要從事集成電路封裝設(shè)計(jì)、封裝工藝技術(shù)開發(fā)、封裝失效分析及可靠性、標(biāo)準(zhǔn)化等工作。