基于DDWS的波形產(chǎn)生器的設(shè)計與實(shí)現(xiàn)

王海松，張 月，陳曾平

(國防科學(xué)技術(shù)大學(xué) ATR重點(diǎn)實(shí)驗(yàn)室，湖南 長沙 410073)

基于DDWS的波形產(chǎn)生器的設(shè)計與實(shí)現(xiàn)

王海松，張 月，陳曾平

(國防科學(xué)技術(shù)大學(xué) ATR重點(diǎn)實(shí)驗(yàn)室，湖南 長沙 410073)

針對數(shù)字化、軟件化雷達(dá)波形產(chǎn)生的需要，文中提出了一種以軟件無線電平臺為基礎(chǔ)、基于直接數(shù)字波形合成(DDWS)技術(shù)的實(shí)現(xiàn)方案。該方案采用一種免混頻方法和多相內(nèi)插濾波器相結(jié)合的高效方法來實(shí)現(xiàn)DDWS技術(shù),通過大容量高速FPGA+DAC的硬件設(shè)計，以及上位機(jī)實(shí)現(xiàn)任意頻率的選擇，構(gòu)成一個完整的波形產(chǎn)生器。經(jīng)過對系統(tǒng)的性能分析和測試表明，該系統(tǒng)具有波形輸出穩(wěn)定，精度高等優(yōu)點(diǎn)，而且可以輸出射頻、窄帶以及寬帶信號。

直接數(shù)字波形合成；多相內(nèi)插濾波器；波形產(chǎn)生；Virtex6-XC6VLX240T；EV12DS130A

直接數(shù)字合成(Direct Digital Synthesis，DDS)相比傳統(tǒng)的信號源器件，具有體積小和功耗低等特點(diǎn)，因此DDS技術(shù)是新一代信號源發(fā)展的標(biāo)志[1-3]。DDS分為直接數(shù)字頻率合成(DDFS)和直接數(shù)字波形合成(DDWS)兩種[4]，其中DDFS已有大量集成芯片，二次開發(fā)方便，缺點(diǎn)是電路設(shè)計完成后很難根據(jù)需求產(chǎn)生不同帶寬、載頻的波形。而DDWS通過合理選擇FPGA和DAC進(jìn)行搭配實(shí)現(xiàn)復(fù)雜波形的產(chǎn)生，最重要的是具備用戶自定義和編程功能[5]，彌補(bǔ)了DDFS性能上的不足。但是存儲的波形數(shù)據(jù)長度受到高速存儲器的存儲容量的限制，而且由于數(shù)字器件工作頻率的限制，信號輸出帶寬有限[6,7]。本文提出了一種將FPGA與DAC結(jié)合代替?zhèn)鹘y(tǒng) DDS芯片的方案[8]，通過優(yōu)化的上變頻(Digital Up Converter，DUC)結(jié)構(gòu)有效解決了波形產(chǎn)生過程中存儲器容量和硬件資源限制的問題，實(shí)現(xiàn)多種波形的產(chǎn)生。

1 DDWS和DUC原理

1.1 DDWS的組成及原理

DDWS一般采用“FPGA + RAM + DAC”的方式來實(shí)現(xiàn)。其基本原理為：根據(jù)預(yù)定的采樣頻率，及所需基帶信號的帶寬、脈寬等參數(shù)，根據(jù)信號的數(shù)學(xué)表達(dá)式由Matlab計算出波形信號各點(diǎn)采樣值，按照采樣先后順序保存成文件預(yù)先存儲在高速內(nèi)存中或上位機(jī)再通過PCI Express下發(fā)到高速存儲器中。通過對采樣時鐘計數(shù)產(chǎn)生高速地址并尋址內(nèi)存，依次讀出采樣數(shù)據(jù)進(jìn)行轉(zhuǎn)換，再經(jīng)由D/A產(chǎn)生所需模擬信號[9-10]。DDWS組成原理如圖1所示。

圖1 DDWS系統(tǒng)框圖

1.2 DUC實(shí)現(xiàn)原理

DUC的作用是將基帶信號變頻到載波頻率上，是軟件無線電發(fā)射機(jī)中的核心技術(shù)之一。其工作原理是：基帶信號經(jīng)過內(nèi)插濾波器提高采樣率，并濾除由于信號內(nèi)插產(chǎn)生的鏡像分量，再與數(shù)控振蕩器(NCO)產(chǎn)生的正交本振信號進(jìn)行數(shù)字混頻，得到中頻或射頻信號，典型結(jié)構(gòu)如圖2所示。

圖2 DUC的典型實(shí)現(xiàn)結(jié)構(gòu)

這種DUC結(jié)構(gòu)的運(yùn)算資源量和處理速度難以滿足高數(shù)據(jù)率要求。本文設(shè)計的基于大容量高速FPGA+DAC結(jié)構(gòu)的硬件平臺，采用多相內(nèi)插FIR濾波器的高速DUC實(shí)現(xiàn)結(jié)構(gòu)，極大減少了FPGA的存儲空間和乘法器的使用量。其中FPGA板卡上支持FMC(FPGA Mezzanine Card)接口。因此為了提高模塊化水平，將DAC子卡設(shè)計成FMC子卡形式。因?yàn)镈AC的數(shù)據(jù)、時鐘輸入以及控制信號都來自FMC插座，所以DAC子卡必須依賴于FPGA板卡結(jié)構(gòu)。

高速DUC的基本特點(diǎn)是內(nèi)插倍數(shù)大，內(nèi)插后的數(shù)據(jù)率高。由于內(nèi)插倍數(shù)大，低通濾波器的過渡帶變小，為獲得較好的帶外抑制性能，濾波器階數(shù)會相應(yīng)地增大，意味著實(shí)現(xiàn)低通濾波所使用的乘法器將增多。用FPGA實(shí)現(xiàn)高速DUC時，需要設(shè)計、采用合適的濾波器結(jié)構(gòu)以減少乘法器的使用量。

2 基于多相內(nèi)插濾波器的DUC

2.1 二次混頻的DUC實(shí)現(xiàn)結(jié)構(gòu)

從窄帶信號出發(fā)來設(shè)計波形產(chǎn)生系統(tǒng)，根據(jù)實(shí)際要求，輸出窄帶信號載頻為1 200～1 400 MHz，脈內(nèi)信噪比>60 dB，考慮到最佳采樣頻率fs和中心頻率f0之間的關(guān)系[11]

fs=4f0/(2m0-1)

(1)

為滿足中心頻率f0在1 200～1 400 MHz范圍之內(nèi)，取m0=3，此時采樣頻率fs為1 040 MHz。為滿足設(shè)計需求采用“二次混頻”的方法[12-13]來實(shí)現(xiàn)窄帶的DUC，從而達(dá)到帶寬變化范圍為200 MHz。改進(jìn)的系統(tǒng)設(shè)計結(jié)構(gòu)如圖3所示。

圖3 DUC的優(yōu)化結(jié)構(gòu)

基本思路是將5 MHz的基頻信號進(jìn)行兩次2倍插值，再進(jìn)行一次13倍插值，將基帶信號采樣率提高到260 MHz，然后利用DDS結(jié)構(gòu)實(shí)現(xiàn)第一次混頻，因?yàn)橄到y(tǒng)采樣率1 040 MHz，所以通過免混頻結(jié)構(gòu)將260 MHz提高至1 040 MHz，同時將復(fù)信號轉(zhuǎn)化為實(shí)信號。這種實(shí)現(xiàn)方法的優(yōu)點(diǎn)是先利用DDS產(chǎn)生本振信號進(jìn)行第一次混頻，由于DDS輸出頻率可以軟件控制，兼顧了速度和靈活性；然后利用免混頻的結(jié)構(gòu)進(jìn)行“二次混頻”，解決了高數(shù)據(jù)率下的DUC問題。

2.2 基于多相濾波的結(jié)構(gòu)優(yōu)化

為節(jié)省乘法器資源和存儲資源，采用多相內(nèi)插濾波器的結(jié)構(gòu)，這種結(jié)構(gòu)由“內(nèi)插”和“低通濾波”兩部分組成，在實(shí)現(xiàn)高速DUC時經(jīng)常采用這種結(jié)構(gòu)，如圖4所示[14]。

圖4 多相內(nèi)插濾波器的結(jié)構(gòu)

圖4中第m個分支濾波器定義如下

(2)

其中，n=0,1,M-1，hm(n)是低通濾波器的系數(shù)；M是內(nèi)插倍數(shù)；N是低通濾波器的階數(shù)。假設(shè)多相濾波后y(n)的數(shù)據(jù)率是D，那么多相濾波器的單個工作頻率為D/M，所以多相濾波器的基本結(jié)構(gòu)需要N個乘法器，尋找節(jié)省乘法器的方法可以優(yōu)化多相濾波結(jié)構(gòu)。由式(2)得，第M-1-m個濾波器的表達(dá)式為

(3)

在多相內(nèi)插濾波器中，由式(2)和式(3)得Rm(z)和RM-1-m(z)直接實(shí)現(xiàn)結(jié)構(gòu)如圖5所示。

圖5 多相濾波器分支結(jié)構(gòu)

其中ym(n)是Rm(z)的輸出，由式(3)得

(4)

線性相位FIR濾波器系數(shù)滿足如下條件：h(n)=h(N-1-n)，其中n=0,1,N-1。所以在多相濾波器結(jié)構(gòu)中，Rm(z)的第n個系數(shù)和RM-1-m(z)的第N/M-1-n個系數(shù)相等。即

rm(n)=fliplr(rM-1-m(n))

(5)

其中n=0,1,N/M-1，fliplr代表時間反褶，rm(n)是分支濾波器Rm(z)的沖激單位響應(yīng)。所以多相濾波器的分支結(jié)構(gòu)可以簡化為如圖6所示的結(jié)構(gòu)。

圖6 多相濾波器分支簡化結(jié)構(gòu)

可以看出這種線性相位FIR濾波器結(jié)構(gòu)使得多相內(nèi)插濾波器消耗的乘法器減少一半，而且不會增加工作頻率。

2.3 免混頻結(jié)構(gòu)的實(shí)現(xiàn)

由圖2結(jié)構(gòu)可知，實(shí)信號x(n)是由插值濾波后的I(n)和Q(n)分別與兩個正交本振cos(w0n)和sin(w0n)相乘(混頻)得到的。即

(6)

由式 (6)以及圖3和圖4可知，當(dāng)n=0、1、2、3時，本振cos(πn/2)值為1，0，-1，0；sin(πn/2)值為0，1，0，-1；所以

DA_0=I?(4m)×cos(2mπ)+
Q?(4m)×sin(2mπ)=I(4m)
DA_1=I?(4m+1)×cos(πm/2)+
Q?(4m+1)×sin(πm/2)=Q(4m+1)
DA_2=I?(4m+2)×cos(mπ)+
Q?(4m+1)×sin(mπ)-I(4m+2)
DA_3=I?(4m+3)×cos(3πm/2)
Q?(4m+3)×sin(3πm/2)=-Q(4m+3)

(7)

即多相濾波過程簡化為如圖7所示的結(jié)構(gòu)。

圖7 多相內(nèi)插濾波優(yōu)化

在這種多相濾波器優(yōu)化結(jié)構(gòu)中，本振信號的輸出只有1，0，-1，0共4個特殊值，因此無需進(jìn)行混頻，因此也稱為“免混頻”結(jié)構(gòu)[15]。這種結(jié)構(gòu)降低了DUC的實(shí)現(xiàn)難度，提高了濾波器運(yùn)算精度。

3 基于硬件平臺的DDWS技術(shù)

3.1 FPAG和DAC器件選擇

本文所采用FPGA+DAC結(jié)構(gòu)實(shí)物如圖8所示。

圖8 FPGA+DAC結(jié)構(gòu)

其中FPGA采用Xilinx公司推出的Virtex6系列高性能芯片XC6VLX240T實(shí)現(xiàn)DDWS技術(shù)。該芯片在運(yùn)算速率和傳輸性能等方面都具有良好的性能，選用第2代PCI Express通信，支持4×和8×位寬模式，系統(tǒng)采用4×模式，理論速率和實(shí)際速率分別為2 Gbit·s-1和1.5 Gbit·s-1。

為滿足對信號帶寬和頻段的要求，選用E2V公司的EV12DS130A的DAC器件，該芯片具有高采樣率、大輸出帶寬且具有較高分辨率，分辨率為12 bit，采樣率高達(dá)3 GSample·s-1，模擬輸出帶寬為6 GHz，功耗僅1.3 W。

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3.2 基于FPGA+DAC的數(shù)字DUC實(shí)現(xiàn)

FPGA實(shí)現(xiàn)數(shù)字DUC的基本步驟如下：

步驟1使用Matlab生成基頻信號的I、Q兩路信號，存儲在上位機(jī)中。數(shù)字波形量化位數(shù)為12 bit滿足信號輸出幅度要求；

步驟2根據(jù)相關(guān)指標(biāo)，使用Matlab工具箱Fdatool設(shè)計濾波器，對其系數(shù)進(jìn)行量化，生成相應(yīng)的系數(shù)文件；

步驟3在集成開發(fā)環(huán)境ISE中，使用IP 核生成器Core Generator生成FIR Compiler，將系數(shù)文件添加到IP Core中，并對其進(jìn)行相關(guān)的設(shè)置，生成符合條件的FIR濾波器。生成DDS Compiler和Clocking Wizard模塊并完成DUC主模塊程序編寫。

4 DAC性能分析和系統(tǒng)測試結(jié)果

4.1 DAC性能分析

為適應(yīng)不同需求，該DAC芯片有4種工作模式，分別是NRZ(Non Return to Zero)、NRTZ(Narrow Return To Zero)、RTZ(Return to Zero)和RF輸出模式。對該芯片的主要性能進(jìn)行測試，其中輸出幅頻特性和無雜散動態(tài)范圍(Spurious Free Dynamic rang，SFDR)特性測試結(jié)果如下。

圖9 幅頻特性

圖10 SFDR特性

從以上測試結(jié)果可以看出，針對該系統(tǒng)的應(yīng)用要求，選擇RF輸出模式以達(dá)到最大的信號輸出功率和最高的SFDR性能。下圖是該系統(tǒng)輸出2.9 GHz點(diǎn)頻信號和1.8～2.4 GHz寬帶信號的頻譜測試結(jié)果。

圖11 點(diǎn)頻信號測試結(jié)果

圖12 寬帶信號測試結(jié)果

4.2 系統(tǒng)仿真結(jié)果

本設(shè)計中FPGA+DAC主要包含4個模塊：PCI Express模塊、DUC主模塊、DAC配置模塊、DAC輸出模塊。PCI Express模塊用來實(shí)現(xiàn)基頻信號數(shù)據(jù)和控制指令傳輸；DUC主模塊實(shí)現(xiàn)DUC和混頻功能；DAC配置模塊設(shè)置DAC輸出模式、時鐘分頻因子等。DAC輸出模塊產(chǎn)生讀寫B(tài)RAM地址、信號轉(zhuǎn)化及波形輸出。DUC主模塊經(jīng)過Modelsim仿真，功能正確。仿真結(jié)果如下，圖13中8路波形分別是基頻信號、第一次2倍插值濾波、第二次2倍插值濾波后以及13倍插值濾波之后的I、Q路時域波形。

圖13 多次插值結(jié)果

經(jīng)過插值之后對260 MHz采樣率下的信號進(jìn)行第一次混頻處理，混頻頻率29.83 MHz，如圖14所示。

圖14 第一次混頻

在第一次混頻的基礎(chǔ)上進(jìn)行4倍插值，然后通過免混頻將信號從29.83 MHz搬移到1 329.83 MHz。結(jié)果如圖15所示。

圖15 多相濾波+二次混頻

4.3 工程實(shí)踐結(jié)果

工程實(shí)測平臺選用安捷倫公司的N9010A頻譜儀，如圖16(a)所示，從信號的頻譜特性來看，信號在輸出帶寬內(nèi)的鏡頻干擾被很好地抑制，頻譜非常干凈，幅值達(dá)到-16 dB。經(jīng)過實(shí)測檢驗(yàn)成功將基頻信號搬移到了1329.83 MHz處，且有效的抑制了信號的雜散(脈內(nèi)信噪比>60 dB)，如圖16(b)所示。滿足了設(shè)計要求，也滿足了發(fā)射機(jī)對發(fā)射信號的要求。

圖16 信號頻譜

5 結(jié)束語

本文從“節(jié)省存儲空間和乘法器資源”和“針對高數(shù)據(jù)率”兩個角度出發(fā)設(shè)計了一種用FPGA+DAC結(jié)構(gòu)實(shí)現(xiàn)DDWS技術(shù)產(chǎn)生復(fù)雜波形的方法。針對多相內(nèi)插濾波器，利用線性FIR濾波器系數(shù)的對稱性及多相濾波器系數(shù)的分配特點(diǎn)設(shè)計了一種可節(jié)省乘法器資源的高效DUC實(shí)現(xiàn)結(jié)構(gòu)；采用免混頻的思想，基于二次混頻的結(jié)構(gòu)實(shí)現(xiàn)高數(shù)據(jù)率的要求。該系統(tǒng)大幅減少了FPGA的存儲空間和乘法器的使用量，解決了在復(fù)雜波形產(chǎn)生時遇到的器件存儲空間有限和運(yùn)算量大的問題。最后給出DAC性能分析和系統(tǒng)測試結(jié)果，驗(yàn)證了該系統(tǒng)的可行性和有效性，是較為理想的雷達(dá)波形產(chǎn)生系統(tǒng)。

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Design and Implementation of Waveform Generation Based on DDWS

WANG Haisong,ZHANG Yue,CHEN Zengping

(Key Laboratory of Automatic Target Recognition,National University of Defense Technology,Changsha 410073,China)

This paper aims at the requirement of digital and software radar waveform generation，an implementation scheme is presented based on software radio and DDWS techniques．In this scheme,an efficient implementation scheme is proposed,which combines the free mixing frequency method with the structure of poly-phase interpolation filter．Through the hardware design of large capacity high-speed FPGA+DAC structure,and the upper machine realizing the choice of arbitrary frequency to form a complete waveform generator．After the performance analysis and the final test of the system shows that,the system has good stability,high accuracy,and the capability output of RF signals,narrowband signals and wideband signals.

direct digital wave synthesis;ploy-phase interpolation filter;waveform generation;Virtex6-XC6VLX240T;EV12DS130A

TN911.34

A

1007-7820(2017)11-016-05

2017- 01- 07

國家自然科學(xué)基金(61571449)

王海松(1991-)，男，碩士研究生。研究方向：雷達(dá)系統(tǒng)波形產(chǎn)生和雷達(dá)信號處理。張月(1980-)，男，博士，講師。研究方向：高速數(shù)據(jù)采集和雷達(dá)信號處理。陳曾平(1967-)，男，博士，教授，博士生導(dǎo)師。研究方向：雷達(dá)信號處理等。

10.16180/j.cnki.issn1007-7820.2017.11.005