高壓高重頻脈沖發(fā)生裝置研制

尚明健 李 強

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高壓高重頻脈沖發(fā)生裝置研制

尚明健 李 強

（西南科技大學信息工程學院，四川綿陽 621010）

本文介紹了一種高壓高重頻脈沖發(fā)生裝置的研制過程，裝置主要由脈沖信號源，驅動電路和功率放大電路組成。本文詳述使用FPGA設計脈沖信號源的方法，驅動電路中脈沖整形電路的設計思路和在功率放大電路中降低電路寄生參數(shù)的手段。裝置在1MHz重頻下工作，在50W負載上測得脈沖前沿低于14ns。

FPGA；脈沖整形；1MHz重頻

高壓高重頻脈沖發(fā)生裝置是可以在高重復頻率下運行并產(chǎn)生高壓脈沖的脈沖功率系統(tǒng)[1]。該類裝置在材料、環(huán)保、生物醫(yī)療、光源和高能加速器領域均有代表性應用[2]。脈沖發(fā)生裝置輸出脈沖的幅度、頻率、脈寬決定了裝置的應用場合，比如針對感應式回旋加速器設計的脈沖源就要求MHz重頻，且對脈沖的前沿也會有一定要求，如果脈沖的前沿不夠陡峭，就會嚴重影響加速效果[2-4]。為了達到高重頻或高壓，目前該類裝置多采用微機或FPGA控制功率MOSFET或IGBT的方式[1,5]。

本文介紹了一種高壓高重頻脈沖發(fā)生裝置的研制過程，包括窄脈沖信號源、驅動電路、功率放大電路3個主要的組成部分。文中詳細敘述了各部分電路的工作原理和設計要點。最終的測試結果表明，該裝置可在1MHz重頻下工作，且脈沖前沿低于14ns。

1 系統(tǒng)整體結構和工作原理

圖1所示為系統(tǒng)的整體結構。該系統(tǒng)主要由脈沖信號源、驅動電路、功率電路構成。其中脈沖信號源產(chǎn)生脈沖信號，該信號作為驅動信號送入驅動電路中用于控制功率電路中的功率MOSFET導通或關斷。系統(tǒng)在使用時首先使用高壓電源給功率電路中的儲能電容充電，充電完成后，電源即斷開，此時使能脈沖信號源的觸發(fā)功能即可在負載端測得對應幅值及脈寬的高壓脈沖信號，試驗中所用的負載為50W阻性負載，兩路脈沖發(fā)生裝置相互獨立。

圖1 系統(tǒng)整體結構

對于整個系統(tǒng)而言，驅動信號的前后沿過于緩慢會導致功率MOSFET無法及時開關，而出現(xiàn)震蕩甚至會導致MOSFET出現(xiàn)誤觸發(fā)，功率電路中的寄生參數(shù)如寄生電阻過高會使輸出高壓脈沖的前沿變緩，幅值降低，而寄生電感過高甚至會引起輸出波形出現(xiàn)震蕩。所以良好的驅動信號應當接近于方波，而功率電路中的寄生電阻和寄生電感都應盡量低。

1.1 脈沖信號源設計

脈沖信號源的作用為按照設定值發(fā)送一定頻率、脈寬和個數(shù)的窄脈沖序列。設計中需要著重考慮減小輸出信號的抖動與偏移，同時精簡裝置的結構縮小裝置的體積。

1）嵌入式系統(tǒng)構建

為保證裝置的穩(wěn)定性并縮小體積，采用單片F(xiàn)PGA實現(xiàn)數(shù)字控制器的全部功能，但是由于使用純硬件邏輯電路會帶來巨大的硬件開銷，所以在FPGA中嵌入了一個MicroBlaze軟核（單線程CPU軟核），利用CPU在運行時不產(chǎn)生額外的硬件開銷、只是讀取相應的機器碼完成對應操作的特點，減少FPGA中乘法器、LUT等資源的消耗。但是CPU不同于純硬件電路通過確定的硬件結構實現(xiàn)相應的邏輯功能，其在執(zhí)行程序的過程中會執(zhí)行一些中斷服務子程序，導致輸出信號的抖動與偏移幾乎無法避免。所以在進行功能模塊劃分時CPU只進行復雜的數(shù)值計算或邏輯判斷，對于時序要求較高的功能依舊使用純硬件電路實現(xiàn)。

具體實現(xiàn)方式為CPU通過運算得到相應的操作碼，并通過AXI總線寫入相應的外設IP的內部寄存器中，外設IP讀取相應的寄存器完成對應的 操作。

在構建嵌入式系統(tǒng)時，先由功能入手考慮系統(tǒng)的結構，系統(tǒng)所需具備結構及對應功能如下：①串口：與PC建立通信完成參數(shù)設置；②按鍵：完成如信號觸發(fā)等操作；③LED：輔助顯示系統(tǒng)狀態(tài)；④VGA接口：通過外接顯示器顯示系統(tǒng)參數(shù)；⑤光纖發(fā)射器：發(fā)送周期在500～2000ns可調且占空比不低于10%的窄脈沖信號。圖2所示為構建完成的脈沖信號源系統(tǒng)結構。

圖2虛線框內所表示的即為在FPGA內搭建的嵌入式系統(tǒng)。在該系統(tǒng)中：時鐘控制器的輸出決定了CPU的主頻和CPU外設的時鐘頻率，AXI總線控制器組用于實現(xiàn)Microblaze軟核與外設IP之間通信，從而實現(xiàn)CPU對外設的控制，二者為系統(tǒng)的基本組成部分；LED控制器和按鍵控制器采用設計軟件自帶的axi_gpio，串口控制器采用axi_uart，這一類的控制器可以自主設計，但是設計功能與之完全相同的IP不僅花費時間，而且在SDK軟件中無法使用已經(jīng)封裝好的函數(shù)，所以在系統(tǒng)設計中優(yōu)先使用軟件自帶的IP。VGA顯示和脈沖輸出則沒有現(xiàn)成的IP可供使用，并且二者對于輸出信號要求都較高，前者的信號質量差會導致顯示內容出現(xiàn)虛影，后者出現(xiàn)抖動會直接影響高壓脈沖的輸出質量。因此，將二者的邏輯功能使用用戶自定義IP的形式進行封裝，但將顯示內容、脈沖的頻率、脈寬等信息統(tǒng)一放在CPU中進行計算。

圖2 脈沖信號源系統(tǒng)結構示意

2）脈沖信號發(fā)生器IP設計思路

圖3為脈沖信號發(fā)生器IP核的硬件結構，其工作原理如下：①使能控制器通過控制發(fā)送至通道發(fā)生器的使能信號，控制輸出脈沖的相位差；②各通道的發(fā)生器用于控制脈沖的頻率和脈寬；③脈沖計數(shù)器在每個脈沖的起始位置進行加計數(shù)，在當脈沖個數(shù)達到后切斷脈沖輸出；④輸出選擇器用于通道切換，實現(xiàn)SMA或光纖輸出的功能。

圖3 脈沖信號發(fā)生器IP核硬件結構

由于采用了分模塊的方式，每一個功能模塊僅讀取對應寄存器的值，完成相應功能，所以不會出現(xiàn)相互串擾和數(shù)據(jù)擁塞的情況。在脈沖信號發(fā)生器中，由于后級電路的輸入即為前級電路的輸出，所以控制需具有一定的優(yōu)先級，才能保證可靠性。

1.2 驅動電路設計

驅動電路使用光纖實現(xiàn)高壓與低壓的隔離，并完成窄脈沖信號的傳輸。采用光纖時由于脈沖信號源與功率電路在工作時各自的地之間可能存在很大的電勢差，所以需要驅動電路具有良好的隔離作用。

圖4所示為驅動電路的硬件結構。FPGA產(chǎn)生的窄脈沖信號經(jīng)過整形電路1后進入光纖發(fā)送頭經(jīng)過單模光纖傳輸至光纖接收頭，經(jīng)過整形電路2整形后送入功率放大電路中。在驅動電路中整形電路1的作用是去除信號傳輸過程中引入的一些干擾，并將FPGA輸出的3.3V信號加重至5V以滿足發(fā)送的電平要求；整形電路2除改善信號的前后沿外，還有提高接收端帶負載能力，并防止的功率放大電路中電流回灌損壞光纖接收頭的作用。

圖4 驅動電路硬件結構

在驅動電路設計中采用HFBR-2412TZ作為光纖接收頭，與之配合使用的光纖發(fā)送頭為HFBR- 1414Z。HFBR-2412TZ的輸出電平雖為標準的TTL電平，但是邏輯與發(fā)送信號相反，整體相當于一個反向器，這一點在設計中需要特別注意。整形電路中采用是TI公司SN74F04六路高速反相器完成信號的加重或整形，同時該芯片也具有一定的隔離作用。在設計中可以多個輸出通道共用一片SN74F04，但為防止出現(xiàn)串擾，在本文所述設計中是獨立使用的，并將不用的輸入端接至芯片的電源端。設計中采用如下措施可以提高輸出信號的質量：①使用小封裝的電容退耦（電容封裝影響寄生參數(shù)）；②模擬地與數(shù)字地不做分割，但將易引入接地噪聲的電路和模擬電路的鋪銅設置為孤島再進行連接。

1.3 功率放大電路設計

圖5所示為功率放大電路的硬件結構。在功率放大電路中，通過功率MOSFET驅動控制功率MOSFET的關斷，使儲能電容中的電能向負載釋放產(chǎn)生高壓脈沖。

圖5 功率放大電路結構

為防止輸出振蕩，并使高壓脈沖的前后沿更陡峭，應當減少電路中的寄生參數(shù)。該電路的寄生參數(shù)主要為寄生電阻和寄生電感，主要來自器件中的寄生參數(shù)影響和PCB走線。設計中功率MOSFET驅動選擇采用IXYS公司的集成驅動芯片IXRFD630，按照IXYS公司的測試結果在CC=15V，OUT= 100mA，即驅動信號頻率接近1MHz的工作條件下，該芯片在低電平輸出時的輸出阻抗為0.17W，有利于功率MOSFET在關斷時泄荷。與驅動芯片搭配使用的功率MOSFET為IXYS公司的RF-MOSFET系列芯片DE475-102N21A，依照數(shù)據(jù)手冊該MOSFET導通時漏源內阻僅為0.45W，寄生參數(shù)很低。儲能電容選用941C10W1K無感電容，容值為1mF，ESR為5mW，ESL僅為24nH。在電路進行布局時器件的放置應緊湊，并使用短粗的走線；儲能電容要靠近功率MOSFET的漏極和源極，而不應外接。

針對儲能電容中的電能會沿限流電阻向高壓電源放電，導致電壓迅速下降的問題，電路中采用的解決方式是，利用空氣開關的隔離作用斷開高壓電源與電路的連接，同時也可提高操作的安全性。

2 實驗及結果分析

圖6為實驗平臺的結構示意圖。圖7為實驗裝置實物圖。該實驗主要檢測觸發(fā)脈沖是否有丟失現(xiàn)象，以及高壓脈沖的前沿是否達到標準。驅動電路2為示波器提供觸發(fā)信號，保證示波器能夠被穩(wěn)定觸發(fā)并完整記錄高壓脈沖的波形。試驗中使用100∶1高壓探頭測量功率電路1輸出的高壓脈沖。實驗以頻率500kHz、1MHz在占空比為10%、20%、30%時各進行1次，設定儲能電容的預充電壓值為500V，并統(tǒng)一設置脈沖個數(shù)為10個，測試值為高壓脈沖信號的上升時間，表1所示為實驗結果，圖8所示為1MHz，10%占空比的測試波形，圖中上方的波形為示波器的觸發(fā)信號，即驅動電路2的輸出信號下方的波形為輸出的高壓脈沖。圖中驅動電路2的輸出出現(xiàn)震蕩的原因主要為驅動電路2直接與示波器連接，即與后級的匹配電路完全斷開；而高壓脈沖中部凹陷則與實驗電路中的電纜線未采用同軸的接法，且未加屏蔽所致，而圖9所示，設備裝機后的檢測波形則未出現(xiàn)這種問題。

圖6 實驗平臺結構示意

圖7 實驗裝置實物

表1 高壓脈沖輸出實驗結果

圖8 測試波形

圖9 裝機后的檢測波形

實驗結果表明，輸出高壓脈沖的前沿被控制在14ns以內。此外，如測試波形圖中所示，驅動電路輸出信號的前后沿也未超過4ns。

3 結論

本文詳述了高壓高重頻脈沖發(fā)生裝置的研制過程。著重介紹了在脈沖信號源設計中利用嵌入的CPU軟核進行參數(shù)運算，節(jié)約片內資源的消耗的方法；驅動電路中脈沖整形電路的設計要點，以及功率放大電路中降低電路寄生參數(shù)的方式。實驗結果表明，驅動電路輸出信號的前后沿未超過4ns，輸出高壓脈沖的前沿被控制在14ns以內。

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Fabrication of High-repetition-frequency High-voltage Narrow Pulse Source

Shang Mingjian Li Qiang

(School of Information Engineering, Southwest University of Science and Technology, Mianyang, Sichuan 621010)

This paper introduces the development process of a High-repetition-frequency high-voltage narrow pulse source . This equipment includes pulse signal source, drive circuit and power amplification circuit. The article describes in detail about the methods of design pulse signal source with FPGA, pulse shaping circuit in the drive circuit design and reduce the parasitic parameters of circuit in the power amplifier circuit. When Device work at 1MHz repetition frequency, the rising edge of the high voltage pulse keep in 14ns on 50Wload.

FPGA; pulse shaping; 1MHz repetition frequency

尚明?。?992-），男，西南科技大學在讀研究生，研究方向為測控技術及通信電路設計。

特殊環(huán)境機器人技術四川省重點實驗室開放基金資助項目（13zxtk07）