硅光子芯片工藝與設(shè)計的發(fā)展與挑戰(zhàn)

郭進(jìn)　馮俊波　曹國威

摘要：針對硅光子器件的特殊性提出了與互補金屬氧化物半導(dǎo)體（CMOS）工藝兼容的硅光工藝開發(fā)的基本原則和關(guān)鍵問題。相比于工藝，硅光在芯片設(shè)計的方法和流程方面面臨更多的挑戰(zhàn)，例如硅光子技術(shù)與CMOS工藝兼容性，可重復(fù)IP制定及復(fù)雜芯片的快速設(shè)計等。故充分利用先進(jìn)的半導(dǎo)體設(shè)備和工藝、個別工藝的特殊控制、多層次光電聯(lián)合仿真是硅光子芯片從小規(guī)模設(shè)計走向大規(guī)模集成應(yīng)用的關(guān)鍵。光子鏈路的仿真、器件行為級模型、版圖的布局布線及驗證等是硅光芯片走向成熟的關(guān)鍵。

關(guān)鍵詞： 硅基光子學(xué)；設(shè)計方法；設(shè)計流程；大規(guī)模集成

Abstract： In this paper， the fundamental principles and key issues of the silicon optical process compatible with complementary metal oxide semiconductor（CMOS） are described. Silicon optics faces many challenges in terms of chip design methods and processes， including the process compatibility of CMOS and silicon photonics， the design of repeatable IP and the quick design of complicate chips. To achieve the change from small scale design to the large scale integrated application， some issues should be emphasized， including the full use of the advanced semi-conductor equipment and process， the control of some special processes and the simulation and design of opto-electronics devices. And the optical link simulation， behavior level model， floor planning， placement and routing， and the layout verification are the key factors to the maturity of silicon optical chip.

Key words： silicon photonics； design methodology； design flow； large scale integration

硅光子集成技術(shù)，是以硅和硅基襯底材料（如SiGe/Si、SOI等）作為光學(xué)介質(zhì)，通過互補金屬氧化物半導(dǎo)體（CMOS）兼容的集成電路工藝制造相應(yīng)的光子器件和光電器件（包括硅基發(fā)光器件、調(diào)制器、探測器、光波導(dǎo)器件等），并利用這些器件對光子進(jìn)行發(fā)射、傳輸、檢測和處理，以實現(xiàn)其在光通信、光互連、光計算等領(lǐng)域中的實際應(yīng)用。硅光子技術(shù)結(jié)合了以微電子為代表的集成電路技術(shù)的超大規(guī)模、超高精度的特性和光子技術(shù)超高速率、超低功耗的優(yōu)勢。在過去幾十年里，作為現(xiàn)代集成電路產(chǎn)業(yè)基石的CMOS工藝取得了令人矚目的發(fā)展。

而硅光子集成技術(shù)作為依存在CMOS工藝之上的一個新興技術(shù)方向，從設(shè)計方法、設(shè)計工具和流程、基于工藝平臺的協(xié)同設(shè)計等方面很大程度上參考和借鑒了微電子對應(yīng)的內(nèi)容。特別是最近幾年，硅光子單芯片集成也像集成電路領(lǐng)域經(jīng)典的摩爾定律描述的那樣，每隔一段時間集成的器件數(shù)量翻番，從而能在相同面積的芯片上實現(xiàn)更多的功能[1]。很多CMOS晶圓廠及中試平臺不斷采用更先進(jìn)的工藝進(jìn)行硅光芯片及硅光芯片與電芯片的集成研究[2-3]，這為硅光芯片打開了大規(guī)模集成應(yīng)用的大門。硅光芯片的設(shè)計者能比較便利地享受晶圓廠成熟工藝的流片服務(wù)，這是硅光芯片能實現(xiàn)廣泛商業(yè)化的前提之一。另外一個前提是：類比集成電路領(lǐng)域，需要有一套固化的設(shè)計流程，以得到更加完善的電子設(shè)計自動化（EDA）工具的支持和基于單元器件庫的設(shè)計方法。

1 硅光工藝的開發(fā)

1.1 硅光子的特殊性

硅光子和微電子都是基于硅材料的半導(dǎo)體工藝，因此將集成光子工業(yè)基于微電子工業(yè)之上，使用硅晶作為集成光學(xué)的制造平臺將是硅光子工藝平臺的最佳選擇。這將使全球歷時50年、投入數(shù)千億美元打造的微電子芯片制造基礎(chǔ)設(shè)施可以順利地進(jìn)入集成光器件市場，將成熟、發(fā)達(dá)的半導(dǎo)體集成電路工藝應(yīng)用到集成光器件上來，集成光學(xué)的工業(yè)水平會得到極大提高，這正是目前發(fā)展良好的硅光子技術(shù)的發(fā)展思路。

然而，硅光子相對于微電子工藝有其特殊性，不作修改的微電子工藝平臺無法制備出高性能的硅光子器件。因此CMOS只能提供硅基光電子加工設(shè)備，具體的工藝制備流程仍需開發(fā)。相對于微電子工藝，硅光子特殊性主要表現(xiàn)在以下幾個方面：

（1）總體路徑。硅光子當(dāng)前的發(fā)展水平相當(dāng)于20世紀(jì)80年代初微電子的水平，自動化、系統(tǒng)化和規(guī)?；歼h(yuǎn)遠(yuǎn)不夠。硅光子的發(fā)展也不是像微電子一樣延續(xù)尺寸和節(jié)點減小的發(fā)展路徑。目前硅光子的特征尺寸約為500 nm，最小尺寸在100 nm左右，相對于微電子大得多，更小的工藝節(jié)點對硅光子器件本身沒有像集成電路等比縮小這樣有特別大的意義，當(dāng)然更小工藝節(jié)點的半導(dǎo)體設(shè)備對工藝控制得更好，能在一致性、重復(fù)性和成品率等方面體現(xiàn)優(yōu)勢。

（2）版圖特點。硅光子器件尺寸差別大，尤其存在許多不規(guī)則結(jié)構(gòu)，如圖1所示，這在微電子版圖里是基本沒有的。另一方面，硅光子器件的特征尺寸（～500 nm）并不是最小尺寸（～100 nm），這和集成電路是不同的。工藝過程中往往既需要對最小尺寸進(jìn)行控制，又更需要對特征尺寸進(jìn)行控制，也對工藝監(jiān)測和優(yōu)化提出了更高的要求。endprint

（3）工藝特殊性。硅光子材料相對于可編程邏輯控制器（PLC）和銦磷（InP）等材料體系具有更大的折射率差，因此波導(dǎo)尺寸可以非常小，如圖2所示。

然而，其帶來的缺點是硅光子器件對尺寸和工藝誤差非常敏感，1 nm的工藝誤差足以對硅光子器件性能帶來明顯的影響，因此硅光子工藝需要嚴(yán)格的尺寸精度控制。除了尺寸精度控制，硅光子器件側(cè)壁粗糙度也對波導(dǎo)損耗帶來巨大影響，必須對制備工藝進(jìn)行優(yōu)化。理論和實驗數(shù)據(jù)表明：2 nm的側(cè)壁粗糙度將可以帶來2～3 dB/cm的波導(dǎo)傳輸損耗[4]。

（4）材料特殊性。從光電子材料本身的特性來看，硅材料并不是最好的選擇。由于不是直接間隙半導(dǎo)體材料，硅基發(fā)光一直是一個巨大的難題。硅沒有一階線性電光效應(yīng)，因此也不是最佳的調(diào)制器材料。而且，硅對1.1 μm以上波長透明，無法作為通信波段光探測器材料。為了實現(xiàn)硅基器件性能的突破，以硅材料為基底引入多材料是硅光子的必然選擇。如硅基引入Ge材料制作GeSi探測器已成為一項標(biāo)準(zhǔn)工藝，需要解決外延生長過程中大的晶格失配，Kimerling教授研究小組通過高低溫兩步生長工藝較好地解決了該問題[5]。

1.2 基于CMOS的硅光子工藝的開發(fā)

硅光子典型器件如圖3所示。

硅光子器件尺寸跨度從幾十微米到約100 nm，特征波導(dǎo)的尺寸為500 nm左右，合適的工藝節(jié)點大概為0.13 μm及以下。比利時IMEC、新加坡IME、美國AIM Photonics都是采用200 mm、0.13 μm來加工硅基光電子器件。

微電子工藝已經(jīng)有超過50年的發(fā)展和積累，基于標(biāo)準(zhǔn)CMOS工藝開發(fā)硅光子工藝將是一種最優(yōu)選和最經(jīng)濟的方法。在工藝開發(fā)過程中需遵循以下基本原則：

（1）溫度預(yù)算。新增或修改的工藝溫度一定要符合整個工藝流程，如：超過400℃的工藝不能放在后端工藝。

（2）污染控制?？赡芤虢徊嫖廴镜墓に嚤仨毞旁谖廴久舾械墓に嚭竺?。

（3）關(guān)鍵工藝。保證關(guān)鍵工藝性能，如：最關(guān)鍵的硅波導(dǎo)光刻工藝盡量在平整表面進(jìn)行。

（4）減少修改。盡量減少對標(biāo)準(zhǔn)CMOS工藝的修改也是工藝流程優(yōu)化需要考慮的一個重要方面。

圖4顯示了從標(biāo)準(zhǔn)CMOS工藝到硅光子工藝流程的過程，至少需要對標(biāo)準(zhǔn)CMOS工藝增加3個工藝模塊：部分刻蝕、Ge外延生長和光窗成型，同時需要針對硅光子器件進(jìn)行大量的工藝參數(shù)優(yōu)化設(shè)計，如：第6步的硅摻雜對調(diào)制器的設(shè)計非常關(guān)鍵，摻雜濃度、形貌需要針對硅光子器件進(jìn)行優(yōu)化。

2 硅光芯片設(shè)計流程及挑戰(zhàn)

硅基光電子作為基于CMOS工藝的新興方向，直接受益于微電子行業(yè)幾十年發(fā)展的積淀。CMOS平臺所能提供的強大工藝能力，使大規(guī)模集成硅光子器件成為可能[6-7]，這是其他光子集成方向所無法比擬的。如何利用現(xiàn)有成熟工藝，也是硅基光電子設(shè)計工程師所面臨的巨大挑戰(zhàn)。目前，硅光子的設(shè)計方法和設(shè)計工具，多效仿或來自于微電子領(lǐng)域的電子設(shè)計自動化（EDA）。EDA對系統(tǒng)功能的實現(xiàn)多通過已驗證元件的組合，這些元件一般包含于工藝廠提供的工藝設(shè)計包（PDK）。目前在一些硅光子多項目晶圓（MPW）流片中，工藝廠已經(jīng)開始提供PDK用于硅光子領(lǐng)域的設(shè)計[7]，但是功能仍十分有限。另一方面，硅光子設(shè)計有其獨特的需求，EDA工具無法滿足其自動化設(shè)計需求，亟需針對硅光子設(shè)計的硅光子設(shè)計自動化（PDA）工具[8]。

圖5展示了現(xiàn)階段的硅光子設(shè)計流程[6]，類似于EDA的流程，硅光子設(shè)計也是從系統(tǒng)功能需求出發(fā)?；诠δ芊治龊头纸猓O(shè)計出光子鏈路，并仿真獲得其可實現(xiàn)的功能性參數(shù)；進(jìn)一步地，通過物理仿真與優(yōu)化，獲得組成光子鏈路的器件結(jié)構(gòu)及布圖設(shè)計；然后基于器件的物理模型，分析鏈路集成中的寄生效應(yīng)并驗證鏈路功能性，修正設(shè)計其結(jié)構(gòu)參數(shù)。

在整個硅光子設(shè)計流程中，目前仍面臨著諸多挑戰(zhàn)。光子鏈路的仿真便是其中之一。相比于其他的光子仿真工具，鏈路的仿真工具出現(xiàn)較晚[9]，仿真方法一般是利用散射矩陣的形式來描述鏈路中光子器件及其之間的連接；但是由于光子器件本身的結(jié)構(gòu)復(fù)雜性，很難使用單一的散射矩陣來描述其屬性。另一方面，現(xiàn)在的工藝已經(jīng)可以實現(xiàn)單片數(shù)以千計的無源有源器件混合集成，相互之間帶來的寄生效應(yīng)更難以用單一矩陣形式描述，更不用說光電集成時的所面臨的光電混合仿真。

要實現(xiàn)準(zhǔn)確的光子鏈路仿真，其根本在于構(gòu)建精確的基礎(chǔ)光子器件的行為模型，這也是硅基光電子設(shè)計目前面臨的另一個挑戰(zhàn)。在硅基光電子發(fā)展的前10年里，大量的工作集中于光子器件的物理仿真，以構(gòu)建用于光子鏈路的器件模型；但是受制于光子器件模型的復(fù)雜性，以及其功能特性對模型結(jié)構(gòu)精確度的敏感性，很難從物理模型中提取器件的行為模型，這也導(dǎo)致了光子鏈路仿真的不確定性，使得設(shè)計流程經(jīng)常需要在鏈路仿真與器件優(yōu)化之間做更多次的設(shè)計迭代。另一方面，大多數(shù)的硅基光電子器件均是波長依賴型的，并且嚴(yán)重依賴于材料的溫度特性及其他物理效應(yīng)，這使得器件模型中所描述的功能特性僅在特定環(huán)境條件下才是可信的，一旦環(huán)境條件改變，額外的仿真與優(yōu)化就必不可少。當(dāng)然，進(jìn)一步完備器件模型，是解決該問題的一個方法，另外還可以根據(jù)工作條件，由設(shè)計工具自動地完成環(huán)境設(shè)置及器件的額外仿真優(yōu)化，這是設(shè)計工具的一個發(fā)展趨勢，不過目前僅有少數(shù)工具可以有限地實現(xiàn)該功能[10-11]。

硅光子鏈路與器件設(shè)計完成后需要生成掩模版圖，用于提交給工藝廠進(jìn)行制備。布圖的生成一般仍獨立于鏈路設(shè)計，而且多沿用EDA中使用的工具。與電路布圖多是橫平豎直的矩形結(jié)構(gòu)不同，硅光子鏈路及器件的結(jié)構(gòu)需要考慮導(dǎo)波的需求，尤其在轉(zhuǎn)彎連接處大多需要采用曲線構(gòu)型，從而使硅光子的布圖更加復(fù)雜。另外，由于硅光子波導(dǎo)的制備一般僅使用一層硅材料，這樣復(fù)雜結(jié)構(gòu)的波導(dǎo)就需要采用不同深度的刻蝕工藝來實現(xiàn)，考慮波導(dǎo)器件性能對結(jié)構(gòu)尺寸的敏感性，實際制備時需要非常精準(zhǔn)的套刻工藝。而對于單次刻蝕工藝來講，由于硅光子器件的復(fù)雜結(jié)構(gòu)，在同一掩模中，會出現(xiàn)尺寸跨度較大的不同結(jié)構(gòu)，使得單步工藝中需要兼顧各異的刻蝕結(jié)構(gòu)，這幾乎是不可能通過工藝調(diào)整來實現(xiàn)的，只能利用布圖的優(yōu)化與修正來實現(xiàn)。endprint

布圖中另一個難點是布局與布線（P&R）。對硅光子器件來講，要面臨比電子器件布局中更多的限制，比如轉(zhuǎn)彎半徑、波導(dǎo)間距等，以避免不必要的損耗和耦合。而器件的連接則要考慮器件端口結(jié)構(gòu)與連接波導(dǎo)類型、角度的匹配，對于相位敏感的鏈路結(jié)構(gòu)，還需要精確控制不同鏈路中的連接波導(dǎo)長度。

在送交布圖到工藝廠加工之前，驗證工作也是必不可少的。目前用于硅光子的驗證工具多直接來源于EDA工具的定制，僅能實現(xiàn)設(shè)計規(guī)則檢查（DRC）。由于光電器件之間的諸多差異，DRC的實現(xiàn)也是十分有限的，例如版圖中常出現(xiàn)的曲線結(jié)構(gòu)，現(xiàn)有的DRC工具幾乎無能為力。另一項更大的挑戰(zhàn)來自于版圖和電路圖的對比驗證（LVS），由于從硅光子版圖中提取鏈路模型非常困難，目前仍沒有專門的工具來實現(xiàn)。不過，將硅光子設(shè)計流程集成于統(tǒng)一的開發(fā)環(huán)境，是實現(xiàn)該功能的可行途徑。

3 結(jié)束語

硅光子集成的工藝開發(fā)路線和目標(biāo)比較明確，困難之處在于如何做到與CMOS工藝的最大限度的兼容，從而充分利用先進(jìn)的半導(dǎo)體設(shè)備和工藝，同時需要關(guān)注個別工藝的特殊控制。硅光子芯片的設(shè)計目前還未形成有效的系統(tǒng)性的方法，設(shè)計流程沒有固化，輔助設(shè)計工具不完善，但基于PDK標(biāo)準(zhǔn)器件庫的設(shè)計方法正在逐步形成。如何進(jìn)行多層次光電聯(lián)合仿真，如何與集成電路設(shè)計一樣基于可重復(fù)IP進(jìn)行復(fù)雜芯片的快速設(shè)計等問題是硅光子芯片從小規(guī)模設(shè)計走向大規(guī)模集成應(yīng)用的關(guān)鍵。

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