基于脈沖跨周期調(diào)制的DC-DC變換器自適應(yīng)電壓調(diào)節(jié)技術(shù)

王東俊 羅 萍 彭宣霖 甄少偉 賀雅娟

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基于脈沖跨周期調(diào)制的DC-DC變換器自適應(yīng)電壓調(diào)節(jié)技術(shù)

王東俊 羅 萍*彭宣霖 甄少偉 賀雅娟

(電子科技大學(xué)電子薄膜與集成器件國家重點實驗室 成都 610054)

為實現(xiàn)減小數(shù)字電路的供電電壓來降低其能量消耗的目的，該文提出基于脈沖跨周期調(diào)制(PSM)的DC- DC變換器自適應(yīng)電壓調(diào)節(jié)(AVS)技術(shù)。AVS技術(shù)通過追蹤和探測關(guān)鍵路徑復(fù)制(CPR)的延遲時間自適應(yīng)地調(diào)節(jié)數(shù)字電路的供電電壓。同時，具有自適應(yīng)占空比的PSM調(diào)制模式(APSM)被用來改善輕負載下變換器輸出電壓的紋波和效率。實驗結(jié)果顯示，當(dāng)負載工作頻率在30~150 MHz范圍內(nèi)變化時，輸出電壓在0.6~1.5 V之間穩(wěn)定輸出。和傳統(tǒng)的固定工作電壓相比，該文設(shè)計的DC-DC變換器最大可節(jié)省83%的能耗。

DC-DC變換器；自適應(yīng)電壓調(diào)節(jié)；脈沖跨周期調(diào)制；關(guān)鍵路徑復(fù)制；自適應(yīng)占空比

1 引言

片上系統(tǒng)(SoC)受益于集成電路制造工藝的快速發(fā)展而經(jīng)歷了高速發(fā)展階段。因此在單一芯片上集成了越來越多的功能，而芯片的尺寸卻在持續(xù)減小，造成電子系統(tǒng)的能耗密度急劇增加。而能量消耗卻是評估電子器件性能的重要指標(biāo)之一。所以，能量消耗成了以電池作為供電系統(tǒng)的便攜式、穿戴式和可移植醫(yī)療電子等新興電子產(chǎn)品的重要問題[1,2]。動態(tài)電壓調(diào)整(DVS)作為降低數(shù)字電路能耗和提高變換器效率一種非常有效的方式而被廣泛用來約束數(shù)字電路的能耗。但是DVS是一種需要提前預(yù)置查找表(LUT)，工作在開環(huán)狀態(tài)的電壓頻率調(diào)節(jié)技術(shù)。因此，為了保證數(shù)字電路在最壞的工藝和環(huán)境下正常工作，預(yù)留了一定的供電電壓裕度。然而過度保守的電壓裕度導(dǎo)致了數(shù)字電路能耗和性能的損失，同時這種極端的工藝和工作環(huán)境也很少出現(xiàn)。所以，從能耗和應(yīng)用的觀點出發(fā)，過保守的電壓裕度正變得不再被接受[6]。

為了減小一點最壞情況下的電壓裕度，關(guān)鍵路徑復(fù)制(CPR)技術(shù)被廣泛用在具有閉環(huán)調(diào)節(jié)特性的自適應(yīng)電壓調(diào)節(jié)(AVS)技術(shù)中。由于在工作環(huán)境和頻率的多種組合下，CPR能提供最接近數(shù)字電路實際性能的指標(biāo)，因而數(shù)字電路的供電電壓能夠被自適應(yīng)地調(diào)節(jié)到最小值。在現(xiàn)代深亞微米技術(shù)下，由反相器組成的簡化了的復(fù)制關(guān)鍵路徑變的越來越不可靠，因其在不同的工藝角或工作狀態(tài)之間會發(fā)生較大變化[9]。事實上，在關(guān)鍵路徑延時的測量中，由于CPR和關(guān)鍵路徑之間結(jié)構(gòu)的差異引起的誤差十分微小，而在不同的工藝和工作環(huán)境下由片內(nèi)互連引起的延遲誤差卻急劇增加?；谶@些原因，一種能夠復(fù)制任何產(chǎn)品的關(guān)鍵路徑而無需定制的通用延遲線(UDL)結(jié)構(gòu)被提出[10]。實驗顯示關(guān)鍵路徑的延時主要由NMOS和PMOS組成的具有“2:2”雙堆疊的電路結(jié)構(gòu)引起，故UDL由具有雙堆疊的電路結(jié)構(gòu)組成。但是UDL的控制邏輯十分復(fù)雜，因此消耗了一部分因減小電壓裕度而節(jié)約的能量，且在變換器的負載較輕時更加顯著。

現(xiàn)在，隨著低壓低功耗技術(shù)的發(fā)展，數(shù)字電路的能耗在不斷減小，因此DC-DC變換器的負載變的越來越輕，每個開關(guān)周期內(nèi)變換器輸出電壓的調(diào)節(jié)和能量傳遞變的越來越細微和精確[11]。因此從應(yīng)用和能量傳遞的角度不再接受較大的輸出電壓紋波[12]。當(dāng)變換器工作在斷續(xù)導(dǎo)通模式(DCM)或負載較輕時，脈沖跨周期調(diào)制(PSM)模式被用來改善變換器的效率。PSM是一種改善變換器轉(zhuǎn)換效率的新奇的控制模式[13,14]。在PSM控制下，變換器具有較小的諧波和較快的響應(yīng)速度，但是其輸出電壓紋波有點大。為了改善輸出電壓紋波和轉(zhuǎn)換效率，本文提出了一種具有自適應(yīng)占空比的PSM調(diào)制模式(APSM)。

基于PSM DC-DC變換器的AVS技術(shù)，通過AVS和CPR技術(shù)降低數(shù)字電路的工作電壓并消除一定的電壓裕度，最終實現(xiàn)降低數(shù)字電路能耗的目標(biāo)。本文提出的APSM控制模式改善了變換器的電壓紋波和轉(zhuǎn)換效率。本文分析了DC-DC變換器的電路結(jié)構(gòu)和APSM控制模式的工作原理，通過仿真驗證了所提出的電路結(jié)構(gòu)能顯著降低數(shù)字電路能耗，實驗結(jié)果顯示了輸出電壓對頻率變化的跟隨和APSM控制模式對電壓紋波的改善。

圖1 DC-DC變換器的整體結(jié)構(gòu)框圖

2 DC-DC變換器整體電路結(jié)構(gòu)和工作原理分析

圖1顯示了本文提出的具有AVS功能的DC- DC變換器整體結(jié)構(gòu)框圖。由于變換器工作在DCM模式下，因此變換器的電路結(jié)構(gòu)由于不需要環(huán)路補償而變得簡單且容易實現(xiàn)[18]。圖1中主要包括功率級、驅(qū)動電路、負載、數(shù)控振蕩器(DCO)和AVS控制電路。AVS控制電路主要由控制邏輯算法和APSM控制器組成，其中控制邏輯算法通過數(shù)字設(shè)計方法實現(xiàn)。負載可以是數(shù)字信號處理(DSP)、便攜式產(chǎn)品和醫(yī)療電子等數(shù)字電路，其等效電阻為Load。DC-DC變換器的輸出電壓OUT作為負載的工作電壓，DCO產(chǎn)生的時鐘DCLK作為負載的工作時鐘。APSM控制器中的延時檢測電路能夠檢測時鐘DCLK通過CPR的延時D和電壓OUT之間的關(guān)系，并輸出調(diào)壓信號SIG。當(dāng)負載以某一頻率DCLK工作時，如果輸出電壓OUT小于使負載能正常工作的最小電壓DDMIN，則延遲時間D大于時鐘DCLK的周期DCLK，同時調(diào)壓信號SIG為低電平。相反，當(dāng)OUT>DDMIN時，則D

當(dāng)OUTDDMIN時，信號SIG將一直保持高電平，同時功率管被占空比為0的APSM脈沖關(guān)閉。然而當(dāng)OUT接近DDMIN時，調(diào)壓信號SIG將會在高低電平之間快速翻轉(zhuǎn)，此時只需微調(diào)電壓OUT。根據(jù)SIG快速翻轉(zhuǎn)的高低電平，控制脈沖APSM的占空比會在0和0.3之間自適應(yīng)地變化。隨著SIG的變化，控制脈沖APSM以微調(diào)的方式對電壓OUT進行調(diào)節(jié)。然而延遲時間D隨著負載工作環(huán)境和溫度的變化而變化，此時的電壓OUT對于負載當(dāng)前的工作狀態(tài)有點太高或太低，APSM控制器根據(jù)SIG的變化，生成具有自適應(yīng)占空比的控制脈沖VAPSM對OUT進行調(diào)節(jié)。同時，當(dāng)時鐘DCLK的頻率DCLK發(fā)生變化時，AVS控制電路根據(jù)SIG的變化通過脈沖APSM調(diào)節(jié)電壓OUT，直到電壓OUT滿足數(shù)字負載工作頻率對電壓的要求。

2.1 APSM控制器工作原理

在數(shù)字電路各種能量消耗中，由開關(guān)電容充放電引起的動態(tài)功耗d是數(shù)字電路能量消耗的主要成分，有

其中，DD,eff和分別是供電電壓，平均開關(guān)電容和活躍因子[19]。但是對于一個給定的任務(wù)，數(shù)字電路完成該任務(wù)需要的時鐘周期個數(shù)是恒定不變的[9]。所以，如果數(shù)字電路完成該任務(wù)的時間OP=DCLK在式(1)中被考慮，有

(2)

其中，DCLK=1/DCLK。如式(2)所示，當(dāng)數(shù)字電路的工作電壓DD不變而工作頻率DCLK發(fā)生變化時，其動態(tài)能耗保持不變。這也是在實現(xiàn)低功耗技術(shù)中改變工作電壓DD而不是工作頻率DCLK的原因。然而對于一個包含有級門電路的延遲鏈，例如對數(shù)字負載關(guān)鍵路徑復(fù)制的CPR的工作電壓為DD時，時鐘DCLK穿過CPR的延遲時間D為

(4)

因此，供電電壓DD有一個最小值DDMIN使式(4)成立。即當(dāng)CPR的工作頻率為DCLK時，使CPR能夠正常工作的最小電壓為DDMIN。由于CPR是對數(shù)字負載關(guān)鍵路的復(fù)制，為了提高CPR對關(guān)鍵路徑的復(fù)制精度同時減小電壓裕度，CPR由具有“2:2”雙堆疊的NMOS和PMOS結(jié)構(gòu)組成[10]。所以，CPR能夠模擬負載在不同工作環(huán)境和頻率下的實際工作狀態(tài)，通過對CPR的緊密追蹤和跟隨可以得到負載即時的性能指標(biāo)。同時，根據(jù)式(4)時鐘頻率DCLK和最小工作電壓DDMIN之間有一對一的關(guān)系，即對于任意的工作頻率DCLK，都有一個最小工作電壓DDMIN與之對應(yīng)。然而，當(dāng)頻率DCLK保持不變時，延遲時間D會隨著負載工作環(huán)境和溫度的變化而變化，因此根據(jù)式(4)最小工作電壓DDMIN也會發(fā)生改變。同樣地，當(dāng)頻率DCLK因系統(tǒng)或工作任務(wù)而改變時，最小工作電壓DDMIN隨著延遲時間D的變化而不同。

當(dāng)數(shù)字負載的工作頻率DCLK保持恒定而工作電壓DD等于其最小工作電壓DDMIN時，式(1)中數(shù)字負載的動態(tài)功耗d有最小值。但是，即使數(shù)字負載的工作頻率DCLK保持不變，由于負載工作環(huán)境和溫度的變化使得最小電壓DDMIN不同，動態(tài)功耗d的最小值隨著電壓DDMIN的變化而變化。然而，如何檢測延遲時間D和最小電壓DDMIN的變化是一個十分關(guān)鍵的問題，而APSM控制器則能有效地解決該問題，APSM控制器可以敏感地檢測到DDMIN和D的變化，同時輸出調(diào)壓信號SIG。

APSM控制器電路框圖如圖2所示，主要包括延遲檢測電路，CPR和自適應(yīng)占空比電路。其中延遲檢測電路和CPR的工作原理如圖3所示。當(dāng)數(shù)字負載以某個頻率DCLK工作時，如果其供電電壓DD(即DC-DC變換器的輸出電壓OUT)大于最小電壓DDMIN，則延遲時間D小于DCLK的時鐘周期DCLK。所以DCLK的上升沿在一個周期DCLK內(nèi)可以通過CPR。正如圖2和圖3所示，時鐘DCLK的上升沿可以用信號F的上升沿代替。所以，如果OUT>DDMIN，在一個周期DCLK內(nèi)F的上升沿能夠通過CPR。與非門接收信號DT和F，同時輸出低電平信號Xor。D觸發(fā)器被信號F_n的上升沿觸發(fā)，采樣到Xor信號的低電平，同時輸出高電平調(diào)壓信號SIG。與此相反，如果OUT

圖2 APSM控制器的電路結(jié)構(gòu)框圖

圖3 延遲檢測電路的工作原理

圖4 延遲檢測電路頻率fDCLK和電壓VDDMIN之間關(guān)系的仿真

在APSM控制器中，延時檢測電路僅僅能夠獲得調(diào)壓信號SIG，但是自適應(yīng)占空比電路能夠根據(jù)SIG信號生成具有自適應(yīng)占空比的控制脈沖APSM。如圖2所示，自適應(yīng)占空比電路結(jié)構(gòu)非常的簡潔和易于實現(xiàn)，其工作原理如圖5所示。工作時鐘CLK的頻率和占空比分別為2 MHz和0.3。在時鐘CLK開關(guān)周期的高電平開始時，如果信號SIG為高電平，功率開關(guān)將不會開啟，輸出電壓OUT因為負載消耗了濾波電容中的電荷而逐漸減小。同時，在該周期的高電平期間一旦SIG變?yōu)榈碗娖?OUTDDMIN)，在該周期余下的時間內(nèi)功率開關(guān)將保持關(guān)閉。如果在時鐘CLK的高電平期間SIG保持高電平，則出現(xiàn)脈沖跨周期現(xiàn)象。因此，脈沖APSM的占空比A隨著電壓OUT(SIG)的變化在0和AMAX=0.3之間自適應(yīng)的改變，APSM控制器產(chǎn)生了具有跨周期和自適應(yīng)占空比特性的控制脈沖APSM。

2.2 控制邏輯算法

在APSM控制器模塊中，延遲檢測電路可以對負載的實際工作性能進行檢測，結(jié)果用SIG信號的高低電平表示。而自適應(yīng)占空比電路根據(jù)SIG信號生成的控制脈沖APSM對電壓OUT進行調(diào)節(jié)。然而，各個模塊之間怎樣協(xié)同高效工作卻是一個問題。實際上，模塊之間的相互配合對整個電路保持穩(wěn)定、性能優(yōu)化和效率改善是非常重要的。因此，為達到改善電路性能和實現(xiàn)自適應(yīng)電壓調(diào)節(jié)的目的，在DC-DC變換器中加入了控制邏輯算法。如圖6給出了控制邏輯算法的工作原理。當(dāng)環(huán)路開始時，通過DCO的控制碼設(shè)定數(shù)字負載的工作頻率DCLK。然后延遲檢測電路開始對負載在電壓OUT下的工作狀態(tài)進行檢測。如圖3所示，如果OUT>DDMIN，則負載和CPR能夠正常工作且SIG為高電平；如果OUTDDMIN，應(yīng)該減小電壓OUT。在OUT減小的過程中，延遲檢測電路依然對負載的工作狀態(tài)進行及時的檢測，同時能夠觀察到如圖5所示APSM的脈沖跨周期現(xiàn)象。輸出電壓OUT將會持續(xù)地減小直到檢測結(jié)果顯示SIG在高低電平之間快速翻轉(zhuǎn)，代表輸出電壓OUT已經(jīng)滿足數(shù)字負載對電壓的要求，結(jié)束整個環(huán)路。

圖5 自適應(yīng)占空比產(chǎn)生電路的工作原理

當(dāng)整個環(huán)路開始時，設(shè)定好工作頻率DCLK的初始值。如果OUT

然而，還有另外一種情況，即一旦頻率DCLK發(fā)生改變，無論電壓OUT正處于上升、下降或是穩(wěn)定狀態(tài)，根據(jù)此時OUT值控制邏輯算法將立刻重新開始。同時，延遲檢測電路將對負載在新工作頻率DCLK下的工作狀態(tài)進行檢測。APSM模塊將根據(jù)調(diào)壓信號SIG對輸出電壓OUT進行自適應(yīng)調(diào)節(jié)。因此，控制邏輯算法使得DC-DC變換器模塊之間的相互協(xié)調(diào)變的更加緊密，優(yōu)化了變換器的性能，改善了能量轉(zhuǎn)換的效率。

圖6 DC-DC變換器控制邏輯算的工作原理

3 電壓紋波分析

為了對DC-DC變換器的輸出電壓紋波進行分析和討論，定義參數(shù)e為電壓誤差且e=DDMIN-OUT；參數(shù)A(非0和AMAX)為在一個開關(guān)周期內(nèi)控制脈沖APSM的自適應(yīng)占空比；參數(shù)Load為數(shù)字負載的等效電阻，而定義為DC-DC變換器輸出電壓OUT的電壓紋波。當(dāng)具有AVS功能的DC-DC變換器在DCM模式下穩(wěn)定工作時，將詳細分析在一個開關(guān)周期內(nèi)參數(shù)A,Load,和e之間的密切關(guān)系。在一個開關(guān)周期內(nèi)輸出電壓OUT和電感電流I的波形如圖7所示，在開關(guān)周期開始時，假設(shè)變換器的輸出電壓O1小于最小工作電壓DDMIN，則在到(+A)的時間內(nèi)，有電感電流I：

其中，,為濾波電感值和控制脈沖APSM的時鐘周期。在0時刻，有電感電流I：

(6)

從到0的時間內(nèi)從濾波電容中流出的電荷1為

其中，是濾波電容值。在(+A)時，有電感的峰值電流P：

(8)

在0到(+A)的時間內(nèi)，流入濾波電容的電荷2為

有電壓誤差e為

(10)

聯(lián)立式(5)-式(9)代入式(10)，有自適應(yīng)占空比A

如式(11)，當(dāng)數(shù)字負載的等效電阻Load保持不變時，自適應(yīng)占空比A將會隨著電壓誤差e的增加而變大，但是A的最大值被限制為最大占空比AMAX。同樣當(dāng)電壓誤差e不變時，占空比A隨著負載等效電阻Load的逐漸變大而越來越小，且其最小值為A=2OUT/[Load·(INOUT)]。

在時間(+A)到1之間，有I：

在1時刻，電感電流I等于負載電流Load，故

(13)

在(+A)到1時間內(nèi)流入濾波電容的電荷3為

(15)

聯(lián)立式(5)~式(9)和式(12)~式(14)代入式(15)，有電壓紋波

根據(jù)式(16)知，當(dāng)負載等效電阻Load固定時，電壓紋波隨著占空比A的增加而變大。而當(dāng)A保持不變時，負載越輕則越大。綜合式(16)和式(11)，占空比A隨著電壓誤差e的變化而自適應(yīng)變化，且正比于e的平方根。因此，如果電壓誤差e突然變大，即DC-DC變換器的輸出電壓OUT突然急劇下降，則占空比A也會立刻增加，這提升了變換器的響應(yīng)速度但也導(dǎo)致電壓紋波變大。因此負載越輕，占空比A越小，紋波電壓越小。所以，當(dāng)OUT>DDMIN，控制脈沖APSM的占空比A為零。否則A隨著e的變化而自適應(yīng)地改變。因此，本文提出的APSM技術(shù)改善了輸出電壓的紋波。DC-DC變換器在不同負載下的仿真結(jié)果如圖8，變換器輸出電壓OUT的紋波隨著負載的變輕而減小，同時可以明顯看到控制脈沖APSM的跨周期和自適應(yīng)占空比現(xiàn)象。

圖7 一個開關(guān)周期內(nèi)自適應(yīng)占空比和電壓誤差之間的關(guān)系示意圖

4 測試結(jié)果

本文中基于PSM DC-DC變換器的AVS技術(shù)使用標(biāo)準0.13 μm CMOS工藝制造，其中芯片版圖面積為1.2 mm2。圖1中顯示的主要模塊都被集成在芯片上，包括功率MOS和驅(qū)動電路。片外器件只有濾波電感和濾波電容，其值分別為3.3 μH和2.2 μF。當(dāng)負載的工作頻率在30~150 MHz范圍內(nèi)變換時，DC-DC變換器自適應(yīng)的調(diào)節(jié)其輸出電壓OUT在0.6~1.5 V之間變化。根據(jù)式(2)對數(shù)字電路能量消耗的定義。圖9給出了不同的溫度和工藝角下，工作頻率不同時數(shù)字負載的能量消耗。在使用本文提出的基于脈沖跨周期DC-DC變換器的自適應(yīng)電壓調(diào)節(jié)技術(shù)，相比于傳統(tǒng)固定工作電壓的電路最多能節(jié)約83%的能量。

圖10給出了當(dāng)數(shù)字負載的工作頻率變化時，DC-DC變換器的輸出電壓OUT對頻率變換的響應(yīng)波形。如圖10(a)，當(dāng)數(shù)字負載工作頻率從50 MHz變到122 MHz時，電壓OUT變化了大約0.6 V，建立時間大約為35 μs。如圖10(b)，負載工作頻率從161 MHz變到32 MHz時，電壓OUT變化了大約1.1 V時建立時間為65 μs。圖11則給出了數(shù)字負載工作頻率從50 MHz變到152 MHz或從152 MHz變到50 MHz時，輸出電壓OUT大約變化了0.9 V。

圖12給出了DC-DC變換器穩(wěn)定工作時，功率開關(guān)的控制脈沖APSM、調(diào)壓信號SIG和輸出電壓OUT的測試波形。電壓OUT的紋波大約為50 mV。同時能很明顯的觀察到控制脈沖APSM的自適應(yīng)占空比及其脈沖跨周期現(xiàn)象。其中，控制脈沖APSM的自適應(yīng)占空比現(xiàn)象是當(dāng)輸出電壓OUT趨于穩(wěn)定時，由于OUT

圖8 不同負載下，DC-DC變換器的仿真結(jié)果 圖9 不同溫度、工藝角和頻率下，數(shù)字負載的能耗示意圖

圖10 DC-DC變換器頻率追蹤測試波形

圖11 DC-DC變換器上下調(diào)壓時頻率追蹤測試波形 圖12 DC-DC變換器穩(wěn)定工作時，信號VOUT, VAPSM和DSIG的測試波形

表1性能比較

序號文獻[3]文獻[5]文獻[6]文獻[8]文獻[9]文獻[10]本文 輸入電壓(V)/2.6-3.6///1.13.3 輸出電壓(V)0.7-1.01.7-1.81.0-1.20.4-0.80.9-1.8/0.6-1.5 工藝90 nmCMOS0.13 μmCMOS65 nmCMOS22 nmCMOS0.18 μmCMOS40 nmCMOS0.13 μmCMOS 芯片面積(mm2)/5.29/4.0×5.80.9×0.96.51×6.51.2 工作頻率(MHz)40-1452/80010-4553340-145 峰值性能節(jié)約87%能量@0.62 V最大效率95%節(jié)約13.5%能量節(jié)約14.5%能量@0.8 V節(jié)約39%能量節(jié)約27%能量@1 V節(jié)約83%能量

5 結(jié)論

本文提出了基于脈沖跨周期DC-DC變換器的自適應(yīng)電壓調(diào)節(jié)技術(shù)，通過理論分析和仿真結(jié)果驗證了APSM技術(shù)和自適應(yīng)電壓調(diào)壓技術(shù)的工作原理。由于CPR技術(shù)在AVS中的使用，減小了數(shù)字電路的工作電壓和能量消耗。通過使用APSM技術(shù)，控制脈沖的占空比隨著變換器輸出電壓的變化而自適應(yīng)地改變，進而改善了輸出電壓的紋波。仿真和測試結(jié)果顯示DC-DC變換器根據(jù)數(shù)字負載工作環(huán)境、溫度和頻率的變化而自適應(yīng)地調(diào)節(jié)輸出電壓，其在頻率響應(yīng)階段能穩(wěn)定工作，同時證實了關(guān)于電壓紋波的理論分析。該電路結(jié)構(gòu)在便攜式、可穿戴電子產(chǎn)品和可植入醫(yī)療電子等低壓低功耗電子產(chǎn)品中具有廣泛的應(yīng)用前景。

[1] KONIJNENBURGM, STANZIONE S, YAN L,. A battery-powered efficient multi-sensor acquisition system with simultaneous ECG, BIO-Z, GSR, and PPG[C]. IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, USA, 2016: 480-481.

[2] DINI Michele, ROMANI Aldo, FILIPPI Mtteo,. A nanocurrent power management IC for low-voltage energy harvesting sources[J]., 2016, 31(6): 4292-4304.

[3] JOSE Luis and NUNEZ Yanez. Adaptive voltage scaling with in-situ detectors in commercial FPGAs[J]., 2015, 64(1): 45-53. doi: 10.1109/ TC.2014.2365963.

[4] DANCY A P, AMIRTHARAJAH R, and CHANDRAKASAN A P. High-efficiency multiple-output DC-DC conversion for low-voltage systems[J].(), 2000, 8(3): 252-263. doi: 10.1109/92.845892.

[5] ZHEN Shaowei, LUO Ping, and ZHANG Bo. Design of highly integrated power management unit with dual DVS-enabled regulators[J]., 2014, 80: 209-220. doi: 10.1007/s10470-014-0313- 1.

[6] WIRNSHOFER M, HEIβ L, GEORGAKOS G,. A variation-aware adaptive voltage scaling technique based on in-siut delay monitoring[C]. IEEE 14th International Symposium on Design and Diagnostics of Electronic Circuits & Systems (DDECS), Cottbus, Germany, 2011: 261-266.

[7] LUO Ping, FU Songlin, ZHANG Xiang,. An adaptive voltage scaling circuits based on dominate pole compensation [C]. Processing 11th IEEE International Conference on ASIC, Chengdu, China, 2015: 1-4.

[8] CHO M, KIM S, TOKUNAGA C,. Post-silicon voltage-guard-band reduction in a 22nm graphics execution core using adaptive voltage scaling and dynamic power gating [C]. IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, USA, 2016: 152-153.

[9] ELGEBALY M and SACHDEV M. Variation-aware adaptive voltage scaling system[J].(), 2007, 15(5): 560-571. doi: 10.1109/TVLSI.2007.896909.

[10] IKENAGA Y, NOMURA M, SUENAGA S,. A 27% active-power-reduced 40-nm CMOS multimedia SoC with adaptive voltage scaling using distributed universal delay lines[J]., 2012, 47(4): 832-840. doi: 10.1109/JSSC.2012.2185340.

[11] KAPAT S, BANERJEE S, and PATRA A. Discontinuous map analysis of a DC-DC converter governed by pulse skipping modulation[J]., 2010, 57(7): 1793-1801. doi: 10.1109/TCSI.2009. 2034888.

[12] LIOU W R, YEH M L, and KUO Y L. A high efficiency Dual-Mode buck converter IC for portable applications[J]., 2008, 23(2): 667-677. doi: 101109/TPEL.2007.915047.

[13] LUO Ping, LI Zhaoji, and ZHANG Bo. A novel improved PSM model in DCDC converter based on energy balance[C]. 37th IEEE Power Electronics Specialists Conference, Jeju, South Korea, 2006: 1-4.

[14] KAPAT S, MANDI B C, and PATRA A. Voltage-mode digital pulse skipping control of a DC-DC converter with stable periodic behavior and improved light-load efficiency[J]., 2016, 31(4): 3372-3379. doi: 10.1109/TPEL.2015.2455553.

[15] 羅萍, 李肇基, 熊富貴, 等. 開關(guān)變換器的跨周期調(diào)制模式[J]. 電子與信息學(xué)報, 2004, 26(6): 984-988.

LUO Ping, LI Zhaoji, XIONG Fugui,. Pulse-cycle skip modulation in switching converter[J].&, 2004, 26(6): 984-988.

[16] 牛全民, 羅萍, 李肇基, 等. Boost 變換器跨周期調(diào)制(PSM)的狀態(tài)空間平均模型[J]. 電子與信息學(xué)報, 2006, 28(10): 1955-1958.

NIU Quanmin, LUO Ping, LI Zhaoji,. Space state average model of PSM in boost converter[J].&, 2006, 28(10): 1955-1958.

[17] 李航標(biāo), 張波, 羅萍, 等. 開關(guān)DC-DC變換器的自適應(yīng)占空比跨周期控制方法[J]. 電子與信息學(xué)報, 2014, 36(9): 2265-2271. doi: 10.3724/SP.J.1146.2013.01693.

LI Hangbiao, ZHANG Bo, LUO Ping,. Pulse skip with adaptive duty ratio control technique for switching DC-DC converter[J].&, 2014, 36(9): 2265-2271. doi: 10.3724/SP.J.1146. 2013.01693.

[18] LI Hangbiao, ZHANG Bo, LUO Ping,. Adaptive duty ratio modulation technique in switching DC-DC converter operating in discontinuous conduction mode[J]., 2014, 78(2): 361-371. doi: 10.1007/s10470-015-0603-2.

[19] WEI G Y and HOROWITZ M. A fully digital energy-efficient adaptive power supply regulator[J]., 1999, 34(4): 520-528. doi: 10.1109/ 4.753685.

[20] CALHOUN B H, WANG A, and CHANDRAKASAN A. Model and sizing for minimum energy operation in subthreshold circuits[J]., 2005, 40(9): 1778-1786. doi: 10.1109/JSSC.2005.852162.

王東?。?男，1988年生，博士，研究方向為電源管理技術(shù)與功率集成電路.

羅 萍： 女，1968年生，教授，研究方向為電源管理技術(shù)與功率集成電路.

彭宣霖： 男，1989年生，碩士，研究方向為電源管理技術(shù)與功率集成電路.

甄少偉： 男，1982年生，副教授，研究方向為電源管理、傳感器讀出等模擬、混合信號集成電路設(shè)計.

賀雅娟： 女，1978年生，副教授，研究方向為低壓低功耗數(shù)字電路設(shè)計.

Adaptive Voltage Scaling Technique for DC-DC Converter Based on Pulse Skip Modulation

WANG Dongjun LUO Ping PENG Xuanlin ZHEN Shaowei HE Yajuan

(,,610054,)

In order to decrease energy consumption of digital circuits by reducing the supply voltage, an Adaptive Voltage Scaling (AVS) for DC-DC converter based on Pulse Skip Modulation (PSM) is proposed. The AVS technique can scale supply voltage adaptively by probing and tracking the Critical Path Replica (CPR) delay time. To improve the output voltage ripple and efficiency of converter especially in light load, the PSM with Adaptive ratio duty (APSM) also is used. The experimental results show that the output voltage is well regulated from 0.6~ 1.5 V when the operation frequency of load varies within the range of 30~150 MHz. The maximum energy saving of 83% is obtained with the proposed converter compared to the traditional fixed voltage.

DC-DC converter; Adaptive Voltage Scaling (AVS); Pulse Skip Modulation (PSM); Critical Path Replica (CPR); Adaptive duty ratio

TN624

A

1009-5896(2017)01-0213-08

10.11999/JEIT160283

2016-03-28；改回日期：2016-08-30；

2016-10-17

羅萍 pingl@uestc.edu.cn

國家自然科學(xué)基金(61274027)，國家自然科學(xué)基金青年基金(61404025)

The National Natural Science Foundation of China (61274027), The National Natural Science Youth Foundation of China (61404025)