一種超低功耗模數(shù)轉(zhuǎn)換器的設(shè)計與仿真

胡云峰， 易子川,*， 李 琛， 周國富,3

(1. 電子科技大學中山學院，中山 528402； 2. 深圳市國華光電科技有限公司，深圳 518110；3. 深圳市國華光電研究院，深圳 518110)

一種超低功耗模數(shù)轉(zhuǎn)換器的設(shè)計與仿真

胡云峰1， 易子川1,2*， 李 琛2， 周國富2,3

(1. 電子科技大學中山學院，中山 528402； 2. 深圳市國華光電科技有限公司，深圳 518110；3. 深圳市國華光電研究院，深圳 518110)

為了降低電子終端設(shè)備的功耗，提出了一種超低功耗模數(shù)轉(zhuǎn)換器(ADC). 首先，通過使用組合電容和三電平轉(zhuǎn)換方案，電容陣列數(shù)模轉(zhuǎn)換器(DAC)轉(zhuǎn)換能耗相比傳統(tǒng)結(jié)構(gòu)降低99.4%，面積減少87.2%. 采用基于動態(tài)邏輯的逐次逼近寄存器(SAR)和兩級全動態(tài)比較降低SAR ADC整體功耗. 最后，SAR ADC在180 nm CMOS工藝下進行設(shè)計與仿真. 仿真結(jié)果表明：在1 V電源電壓和100 kHz的采樣頻率下，ADC的信噪失真比(SNDR)為61.59 dB，有效位(ENOB)為9.93 bit，總功耗為0.188 μW，功耗優(yōu)值(FOM)每步為1.9 fJ. 設(shè)計的超低功耗SAR ADC適用于低功耗電子終端設(shè)備.

模數(shù)轉(zhuǎn)換器； 逐次逼近寄存器； 電容陣列DAC； 超低功耗； 組合電容

近年來，逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)由于其低功耗的特點被廣泛應(yīng)用于低功耗電子終端設(shè)備[1-5]. SAR ADC主要由電容陣列數(shù)模轉(zhuǎn)換器(DAC)、逐次逼近寄存器(SAR)和比較器組成. 電容陣列DAC的轉(zhuǎn)換能耗對SAR ADC功耗影響非常顯著[2, 6-7]. 為降低電容陣列DAC的轉(zhuǎn)換能耗，已有不少文獻提出了高能效電容陣列DAC結(jié)構(gòu): 與傳統(tǒng)的電容陣列DAC結(jié)構(gòu)相比，單調(diào)結(jié)構(gòu)[8]、共模電壓結(jié)構(gòu)[9]、三電平結(jié)構(gòu)[10]、共模電壓單調(diào)(VMS)結(jié)構(gòu)[11]、高精度結(jié)構(gòu)[12]和混合電容(HCS)結(jié)構(gòu)[13]實現(xiàn)了10位電容陣列DAC的轉(zhuǎn)換能耗分別降低81.26%、87.52%、96.89%、97.66%、93.7%和98.83%. 為進一步降低電容陣列DAC能耗，本文提出一種基于組合電容的電容陣列DAC結(jié)構(gòu)及配套的三電平轉(zhuǎn)換方案，并分析了該結(jié)構(gòu)的轉(zhuǎn)換能耗，設(shè)計了低功耗SAR和比較器電路，最后基于180 nm CMOS工藝對整體電路進行了仿真和分析.

1 SAR ADC電路設(shè)計

1.1 電容陣列DAC

1.1.1 結(jié)構(gòu) 利用電容并聯(lián)原理，2個相同容量的電容器并聯(lián)后總電容加倍；利用電容串聯(lián)原理，2個相同容量的電容器串聯(lián)總電容減半. 依據(jù)電容的并聯(lián)串聯(lián)原理，單位電容C可以擴展為組合電容. 本文提出10 bit差分SAR ADC結(jié)構(gòu)(圖1B)，電容陣列DAC包含2個相同的電容陣列，它們的輸出端分別連接比較器的差分輸入端，最低位單位電容C用組合電容代替，使電容陣列DAC增加了1 bit精度，因此，在設(shè)計同樣位數(shù)的電容陣列DAC時，最高位電容的單位電容數(shù)量可以減少50%.

圖1 SAR ADC結(jié)構(gòu)圖

1.1.2 三電平轉(zhuǎn)換方案 電容陣列DAC包含3種參考電平：參考電壓(Vref)、共模電壓(Vcm)和地(gnd). SAR ADC工作時通過電容陣列DAC的參考電平轉(zhuǎn)換來完成比較，以4 bit SAR ADC為例說明本文提出的三電平轉(zhuǎn)換方案. 電容陣列DAC工作分為4個階段：第1、2、3、4到第N次比較(圖2～5).

圖2 第1次比較

第1次比較：初始時，2個電容陣列中最高位到最低位電容的參考電平依次設(shè)置為(gnd，Vcm, …,Vcm)，差分輸入信號通過采樣開關(guān)連接到2個電容陣列. 采樣結(jié)束后，斷開采樣開關(guān)，比較器直接執(zhí)行第1次比較，并輸出比較結(jié)果D1.

第2次比較：根據(jù)第1次比較的結(jié)果D1，輸出電壓較低的電容陣列中各電容的參考電平依次變?yōu)?Vcm,Vref, …,Vref)，因此，輸出電壓較低的電容陣列輸出電壓升高Vref/2. 輸出電壓較高的電容陣列中各電容的參考電平保持不變. 然后比較器執(zhí)行第2次比較.

圖3 第2次比較

第3次比較：根據(jù)第2次比較的結(jié)果D2，輸出電壓較低的電容陣列中的最高位電容的參考電平由gnd變?yōu)閂cm或者由Vcm變?yōu)閂ref，電容陣列輸出電壓升高Vref/4，然后比較器執(zhí)行第3次比較.

圖4 第3次比較

第4次比較：從第4次比較開始，根據(jù)前一次比較的結(jié)果，輸出電壓較高的電容陣列中的對應(yīng)電容的參考電平由Vcm變?yōu)間nd或者由Vref變?yōu)閂cm. 舉例來說，在第4次比較時，輸出電壓較高的電容陣列中的次高位電容的參考電壓由Vcm變?yōu)間nd或者由Vref變?yōu)閂cm，然后比較器執(zhí)行第4次比較. 重復(fù)該步驟直到執(zhí)行完第N次比較.

圖5 第4次比較

1.1.3 轉(zhuǎn)換能耗建模 第1次比較時，由于采樣結(jié)束后沒有進行參考電平的轉(zhuǎn)換，電容陣列DAC沒有產(chǎn)生轉(zhuǎn)換能耗，E1=0. 第2次比較時，由于輸出電壓較低的電容陣列中各電容的參考電平同時升高Vref/2，因此，第2次比較未產(chǎn)生轉(zhuǎn)換能耗，E2=0. 第3次比較時，由于輸出電壓較低時電容陣列中的各電容參考電平變?yōu)橄嗤?，各電容之間發(fā)生電荷閉環(huán)流動，因此，第3次比較未產(chǎn)生轉(zhuǎn)換能耗，E3=0. 第4次到第N次比較時，每次比較僅有1個電容的參考電平發(fā)生變化，參考文獻[14]提出的DAC轉(zhuǎn)換能耗計算方法，可以得到第4次到第N次比較的轉(zhuǎn)換能耗，當i=4時，

當5≤i≤N-1時，

當i=N時，

Ei=

其中，D1、D2、…、DN為第1、2、…、N次比較的結(jié)果. 因此，每次比較的結(jié)果都會影響轉(zhuǎn)換能耗的大小.

N位電容陣列DAC比較周期的轉(zhuǎn)換能耗為第1次到第N次比較轉(zhuǎn)換能耗之和：

N位SARADC的輸出數(shù)字碼有2N種情況，將所有輸出數(shù)字碼對應(yīng)比較周期的轉(zhuǎn)換能耗求和并除以2N，即得到電容陣列DAC平均轉(zhuǎn)換能耗模型：

1.2 移位寄存器

為了進一步降低SAR ADC功耗，采用基于動態(tài)邏輯的SAR電路[15](圖6). 本文在文獻[15]比較器結(jié)構(gòu)的基礎(chǔ)上，通過在動態(tài)邏輯單元電路中添加緩沖器，延長鎖存控制信號Q的低電平時間，從而延長給Ni或Pi充電的MOS管導(dǎo)通時間，提高Ni或Pi的電壓.Ni或Pi的電壓提高后可以避免下一級電路中被驅(qū)動MOS管出現(xiàn)亞閾值導(dǎo)通狀態(tài). 圖7為鎖存控制信號Q時間延長示意圖，當Valid變?yōu)榈碗娖綍r，文獻[15]中的Q馬上變?yōu)楦唠娖剑疚牡腝經(jīng)過一段緩沖器延長時間才變?yōu)楦唠娖?

圖6 基于動態(tài)邏輯的SAR

圖7 鎖存控制信號Q時間延長示意圖

1.3 比較器

本文比較器采用兩級全動態(tài)比較器(圖8)，第一級為動態(tài)預(yù)放大級，VP和VN為電容陣列DAC輸出信號，連接比較器差分輸入端，AN和AP為差分輸出. 第二級為動態(tài)鎖存級，負責二級放大和結(jié)果鎖存，OUTP和OUTN為比較結(jié)果. 比較器通過PMOS管接電源(圖8)，通過NMOS管接地，這些接電源和接地的MOS管同時受時鐘信號CLK控制，因此不會同時導(dǎo)通，即比較器不會形成從電源到地線的通路，也不會產(chǎn)生靜態(tài)功耗.

圖8 兩級全動態(tài)比較器

2 結(jié)果與討論

2.1 DAC轉(zhuǎn)換能耗模型仿真

利用MATLAB進行DAC轉(zhuǎn)換能耗模型仿真，幾種10 bit電容陣列DAC比較周期的轉(zhuǎn)換能耗隨輸出數(shù)字碼而變化(圖9)，平均轉(zhuǎn)換能耗如表1所示. 由于本文的DAC第1到第3次比較未產(chǎn)生轉(zhuǎn)換能耗，而且從第4次比較開始，每次比較僅有1個電容的參考電平變化，因此平均轉(zhuǎn)換能耗較低. 模型仿真表明，電容陣列DAC結(jié)構(gòu)相比傳統(tǒng)結(jié)構(gòu)平均轉(zhuǎn)換能耗降低99.4%，單位電容數(shù)量減少87.2%.

表1 幾種10 bit電容陣列DAC的轉(zhuǎn)換能耗和面積減少率比較Table 1 Comparison of energy consumption and areareduction for several 10-bit capacitive array DAC

圖9 幾種10位電容陣列DAC的轉(zhuǎn)換能耗隨輸出碼的變化

Figure 9 Switching energy of several 10-bit capacitive array DACs with output codes

2.2 SAR ADC電路仿真

采用180 nm CMOS工藝設(shè)計和仿真超低功耗SAR ADC. 電容陣列的單位電容C尺寸設(shè)置為4 μm×4 μm，單位電容C容值為17.2 fF. 設(shè)置電路的仿真條件如下：電源電壓和參考電壓Vref均為1 V，共模電壓Vcm為0.5 V，采樣頻率為100 kHz，輸入信號頻率為46.243 kHz.

對電路仿真輸出采集1 024個點并進行快速傅里葉變換(FFT)分析(圖10)，SAR ADC的無雜散動態(tài)范圍(SFDR)為71.32 dB，信噪失真比(SNDR)為61.59 dB，有效位(ENOB)為9.93 bit.

圖10 1 024采樣數(shù)據(jù)的FFT結(jié)果

對電路仿真輸出采集32 768個點并進行微分非線性(DNL)和積分非線性(INL)分析(圖11)，DNL和INL的范圍分別為0.15～-0.16和0.24～-0.21.

SAR ADC電路仿真的總功耗為0.188 μW，功耗優(yōu)值(FOM)每步為1.9 fJ. 表2為SAR ADC與文獻的性能比較. 本文提出的SAR ADC在FOM遠低于其他文獻，實現(xiàn)了較好的功耗性能.

圖11 32 768采樣數(shù)據(jù)的DNL和INL結(jié)果

性能參數(shù)數(shù)據(jù)來源文獻[16]文獻[17]文獻[18]本文工藝技術(shù)特征尺寸/nm180180180180分辨率/bit1291010電源電壓/V1.00.91.01.0采樣頻率/kHz100100100100功耗/μW251.331.720.19ENOB/bit10.558.029.489.93FOM/fJ16551.324.11.9

3 結(jié)論

本文提出了一種超低功耗SAR ADC，通過采用組合電容和三電平轉(zhuǎn)換方案使電容陣列DAC轉(zhuǎn)換能耗降低99.4%，電容陣列DAC面積減少87.2%. 同時通過采用動態(tài)邏輯SAR和兩級全動態(tài)比較器來降低SAR ADC整體功耗. SAR ADC采用180 nm CMOS工藝進行設(shè)計與仿真，在1 V電源電壓<100 kHz的采樣頻率下，其SNDR為61.59 dB，總功耗為0.188 μW，有效位(ENOB)為9.93 bit，功耗優(yōu)值(FOM)每步為1.9 fJ. 文中設(shè)計的SAR ADC適合應(yīng)用于低功耗電子設(shè)備.

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【中文責編：譚春林 英文審校：肖菁】

Design and Simulation of an Ultra-Low Power ADC

HU Yunfeng1， YI Zichuan1,2*， LI Chen2， ZHOU Guofu2,3

(1. Zhongshan Institute，University of Electronic Science and Technology of China，Zhongshan 528402, China; 2. Shenzhen Guohua Optoelectronic Technology Co., Ltd., Shenzhen 518110, China; 3. Academy of Shenzhen Guohua Optoelectronics, Shenzhen 518110, China)

In order to reduce the power consumption of electronic terminal equipment, an ultra-low power ADC is presented. Firstly, by using combinational capacitor and tri-level switching scheme, the proposed capacitor array DAC achieves 99.4% switching energy saving and 87.2% capacitor area reduction, compared to conventional switching scheme. Next, dynamic logic SAR and two-stage fully dynamic comparator are used to decrease the power consumption of SAR ADC. Finally, the proposed SAR ADC is designed and simulated in 180 nm CMOS technology. The simulation results show that, when supply voltage is 1 V and sampling rate is 100 kHz, the ADC achieves an SNDR of 61.59 dB and ENOB of 9.93 bit, consumes 0.188 μW, resulting in a Figure-of-Merit(FOM) of 1.9 fJ per conversion-step. In conclusion, the ultra-low power SAR ADC proposed in this paper is suitable for application in low power electronic devices.

ADC； SAR； capacitor array DAC； ultra-low power； combinational capacitor

2017-02-23 《華南師范大學學報(自然科學版)》網(wǎng)址：http://journal.scnu.edu.cn/n

國家自然科學基金項目(61571196)；廣東省科技計劃項目(00760211330304099，2014B090914004，2016B090918083)；廣東省引進創(chuàng)新科研團隊計劃資助(2013C102)；深圳市科技計劃項目(GQYCZZ20150721150406)；中山市科技計劃項目(2016B2146)

TN453

A

1000-5463(2017)04-0005-06

*通訊作者:易子川，高級工程師，Email:yizichuan@163.com.