基于多核DSP信號(hào)處理機(jī)關(guān)鍵技術(shù)研究

鐘佰志+韓霄

摘要：日益復(fù)雜的電磁環(huán)境要求雷達(dá)具備抗干擾的能力，抗干擾手段通常在信號(hào)處理過程中實(shí)施。應(yīng)對復(fù)雜的信號(hào)處理，需要高性能的雷達(dá)信號(hào)處理機(jī)，評價(jià)其性能的兩個(gè)重要指標(biāo)是信號(hào)處理能力和數(shù)據(jù)傳輸能力。TMS320C6678是TI公司新型浮點(diǎn)數(shù)字信號(hào)處理器（DSP），片內(nèi)集成8個(gè)C66x+內(nèi)核，單核主頻高達(dá)1.25GHz。一片DSP單精度浮點(diǎn)并行運(yùn)算能力理論上可達(dá)160G Flops，被廣泛應(yīng)用于雷達(dá)信號(hào)處理機(jī)中。

關(guān)鍵詞：雷達(dá)；抗干擾；信號(hào)處理機(jī)；DSP

中圖分類號(hào)：TN492 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2017）05-0050-02

1 前言

現(xiàn)代雷達(dá)為應(yīng)對電磁干擾，增加了信號(hào)處理流程，使信號(hào)處理更為復(fù)雜化。此過程的實(shí)現(xiàn)需要高性能的雷達(dá)信號(hào)處理機(jī)做支持。作為信號(hào)處理機(jī)的核心，處理器（PowerPC、DSP）的主頻越來越高，如今已經(jīng)跨過了GHz的門檻，精簡指令集的使用極大提升了處理器的性能，但是這依然難以滿足雷達(dá)信號(hào)處理的需求。隨著處理器主頻的提升，對制造工藝的要求更加苛刻，生產(chǎn)難度加大，同時(shí)成本也大幅度提升。面對這樣的瓶頸，芯片廠商選擇由單核單線程向多核多線程的方向轉(zhuǎn)變。TMS320C6678是TI公司推出的一款基于KEYSTONE架構(gòu)的高性能浮點(diǎn)/定點(diǎn)DSP，片內(nèi)集成8個(gè)C66x+核。每個(gè)核的主頻最高可達(dá)1.25 GHz，其進(jìn)行定點(diǎn)和浮點(diǎn)運(yùn)算的能力分別為40G Macs和20G Flops，被廣泛應(yīng)用于雷達(dá)、聲吶、衛(wèi)星系統(tǒng)、醫(yī)療成像等對定浮點(diǎn)運(yùn)算能力和實(shí)時(shí)性有較高要求工程領(lǐng)域中。

2 信號(hào)處理機(jī)架構(gòu)

雷達(dá)信號(hào)處理機(jī)包括AD采集板，預(yù)處理板，主處理板，主控板等，通過高速AD采集接收機(jī)發(fā)送的中頻信號(hào)，經(jīng)過FPGA脈壓后數(shù)據(jù)送到DSP進(jìn)行相關(guān)運(yùn)算。FPGA將有效數(shù)據(jù)重排后，根據(jù)不同任務(wù)類型進(jìn)行打包，并通過SRIO接口發(fā)送到DSP。DSP會(huì)根據(jù)預(yù)先設(shè)置的路由系統(tǒng)分別跳轉(zhuǎn)到相應(yīng)的ISR，進(jìn)行數(shù)據(jù)處理。由于數(shù)據(jù)間的耦合性以及對實(shí)時(shí)性的要求，需要核間通信（IPC）來保證同步性能。經(jīng)過需求分析，提出圖1所示信號(hào)處理機(jī)架構(gòu)。該方案需解決2個(gè)技術(shù)難題，即SRIO接口互聯(lián)以及核間通信（IPC），本文主要圍繞這兩項(xiàng)技術(shù)展開研究。

隨著雷達(dá)通道數(shù)的增加，數(shù)據(jù)量也隨之加大，為了減輕處理器內(nèi)核的壓力，數(shù)據(jù)緩存工作由EDMA負(fù)責(zé)。為解決數(shù)據(jù)存儲(chǔ)問題，采用通過DSP的DDR控制器擴(kuò)展8GB DDR3，用于進(jìn)行FFT、高階復(fù)數(shù)矩陣運(yùn)算等。預(yù)設(shè)數(shù)據(jù)存儲(chǔ)在DSP外掛的NOR FLASH中，DSP通過SPI接口進(jìn)行數(shù)據(jù)訪問。為實(shí)現(xiàn)上電BOOTLOAD，將應(yīng)用程序鏡像固化到NAND FLASH中，通過配置DSP啟動(dòng)項(xiàng)為EMIF引導(dǎo)方式，實(shí)現(xiàn)上電自舉。

3 關(guān)鍵技術(shù)研究

決定一個(gè)數(shù)字信號(hào)處理系統(tǒng)運(yùn)算能力的兩個(gè)重要指標(biāo)為：一是信號(hào)處理能力，指系統(tǒng)中總的可用處理資源，在多核處理器中主要體現(xiàn)在核間通信方面；二是數(shù)據(jù)傳輸能力，指板內(nèi)片間、板間的數(shù)據(jù)鏈路能提供的最大帶寬。下面將對這兩項(xiàng)重要技術(shù)做具體分析。

3.1 高速數(shù)據(jù)互聯(lián)

Serial Rapid IO（SRIO）是一種開放的、高帶寬系統(tǒng)級通信標(biāo)準(zhǔn)，類似于以太網(wǎng)，基于包交換格式，能為片間或板間通信提供吉比特每秒的數(shù)據(jù)帶寬。該通信協(xié)議被廣泛應(yīng)用于網(wǎng)絡(luò)設(shè)備、存儲(chǔ)器子系統(tǒng)、通用計(jì)算機(jī)中的微處理器、存儲(chǔ)器、存儲(chǔ)器映射I/O之間的互聯(lián)。目前SRIO標(biāo)準(zhǔn)已發(fā)展到第二代，數(shù)據(jù)率支持5G bps和6.25G bps。RapidIO協(xié)議規(guī)范包括邏輯層、傳輸層和物理層，如圖2所示。頂層為邏輯層，離用戶最近，提供面向用戶接口；居中為傳輸層，記錄了系統(tǒng)內(nèi)路由信息，傳輸端點(diǎn)地址等；底層為物理層，包含設(shè)備級接口信息，如電氣特性、糾錯(cuò)管理等。這種多層傳輸機(jī)制能夠保證數(shù)據(jù)傳輸?shù)陌踩浴⑼暾?，通過采用逐層向上打包的方式，使傳輸包具有豐富的校對信息，又不影響有效載荷比率，同時(shí)為協(xié)議的擴(kuò)充提供了結(jié)構(gòu)基石。擴(kuò)展協(xié)議時(shí)只需在相應(yīng)層中進(jìn)行添加協(xié)議規(guī)范而不改變其他層級結(jié)構(gòu)，擴(kuò)展方式更為靈活。

SRIO協(xié)議的邏輯層定義了操作協(xié)議和相應(yīng)的包格式，其支持的邏輯層業(yè)務(wù)主要是DirectIO（DIO）和消息傳遞（Message Passing）。DIO模式是最簡單實(shí)用的傳輸方式，其實(shí)現(xiàn)的前提是主設(shè)備知道被訪問端的存儲(chǔ)器映射。消息傳遞模式類似于以太網(wǎng)，數(shù)據(jù)在被訪問設(shè)備中的位置則由郵箱號(hào)確定。

本文采用DirectIO模式，此模式包括NWRITE、NWRITE_R、SWRITE、NREAD等傳輸方式，其中 NWRITE 和NREAD為對應(yīng)模式，可以直接向從設(shè)備內(nèi)存寫讀數(shù)據(jù)，不要求接收端響應(yīng)，每個(gè)數(shù)據(jù)包最大數(shù)據(jù)量為256 Bytes。DIO模式通常需要傳輸兩種事務(wù)，即DIO包和DOORBELL包。其中DIO包為數(shù)據(jù)包，主要傳輸有效載荷。門鈴包為消息包，相當(dāng)于網(wǎng)絡(luò)內(nèi)端點(diǎn)間的握手信號(hào)。DSP的SRIO接口傳輸控制通過Load/Store Unit（LSU）控制單元實(shí)現(xiàn)。DSP中LSU單元是一系列寄存器，Master DSP要想通過SRIO訪問Slave DSP的內(nèi)存數(shù)據(jù)，需要配置LSU寄存器，數(shù)據(jù)打包過程由硬件實(shí)現(xiàn)。LSU寄存器功能見表1。

3.2 核間通信

傳統(tǒng)的單板多片DSP之間通常采用McBSP菊花鏈進(jìn)行數(shù)據(jù)互傳，采用FPGA同步各片DSP，該方法效率低，而且容易出現(xiàn)總線競爭現(xiàn)象。多核DSP具備核間資源共享，總線仲裁等機(jī)制，性能明顯優(yōu)于單板多片DSP架構(gòu)。C6678 DSP為解決該問題在片內(nèi)建立了Inter-Processor Communication（IPC）機(jī)制，每個(gè)核能夠通過內(nèi)部中斷的方式同其他核進(jìn)行核間同步。通過在軟件中設(shè)置觸發(fā)條件，能夠?qū)θ我庖粋€(gè)核的中斷標(biāo)志寄存器進(jìn)行置位。

IPC中斷默認(rèn)對應(yīng)91號(hào)事件，通過中斷通道選擇器可以綁定到INT4～I(xiàn)NT15任意一個(gè)中斷上。首先需要配置中斷向量表，根據(jù)系統(tǒng)內(nèi)可屏蔽中斷數(shù)量和優(yōu)先級規(guī)劃出IPC中斷服務(wù)函數(shù)入口，通過映射IPC事件到指定的物理中斷號(hào)，并使能相應(yīng)中斷。DSP有兩組核間通信寄存器，中斷生成寄存器IPCGR和中斷確認(rèn)寄存器IPCAR，每組有8個(gè)32位的寄存器。通過向某個(gè)核對應(yīng)的IPCGR末位寫1，即可觸發(fā)該核IPC中斷，IPCGR中4～31位為中斷信源信息，最多可以容納28個(gè)中斷源。當(dāng)中斷發(fā)生后，信源信息會(huì)同步到IPCAR中的對應(yīng)位置，目標(biāo)核通過檢測該信息判斷信主身份，并將當(dāng)前正在執(zhí)行的程序掛起，由硬件保護(hù)現(xiàn)場，根據(jù)綁定的中斷地址跳轉(zhuǎn)到中斷服務(wù)程序。當(dāng)中斷被響應(yīng)后要及時(shí)清除中斷確認(rèn)寄存器（SRCC）中的狀態(tài)位，以便接收下一次中斷請求，清除方法是將對應(yīng)的SRCC位置寫1即可。為了避免多個(gè)核同時(shí)對某個(gè)核的IPCGR進(jìn)行數(shù)據(jù)寫入，DSP建立了防競爭機(jī)制，設(shè)置了KICK0和KICK1兩個(gè)防陷阱寄存器，在進(jìn)行中斷觸發(fā)前需要先解鎖這兩個(gè)寄存器才能向IPCGR中寫入數(shù)據(jù)。

4 結(jié)語

本文圍繞多核DSP + FPGA架構(gòu)的信號(hào)處理機(jī)開展研究，信號(hào)處理過程需要解決兩個(gè)關(guān)鍵技術(shù)，即高速數(shù)據(jù)傳輸以及核間通信。文中對這兩項(xiàng)技術(shù)進(jìn)行了原理研究，并針對硬件平臺(tái)進(jìn)行了實(shí)驗(yàn)驗(yàn)證。實(shí)驗(yàn)結(jié)果表明該架構(gòu)信號(hào)處理機(jī)能夠滿足海量數(shù)據(jù)傳輸和并行數(shù)據(jù)處理的要求，為復(fù)雜的雷達(dá)信號(hào)處理提供計(jì)算平臺(tái)，尤其在日益惡劣的電磁環(huán)境下，這種雷達(dá)信號(hào)處理機(jī)能夠有效地實(shí)現(xiàn)抗干擾等復(fù)雜運(yùn)算。

參考文獻(xiàn)

[1]牛金海.TMS320C66x KeyStone架構(gòu)多核DSP入門與實(shí)例精解[M].上海：上海交通大學(xué)出版社，2014：155-160.

[2]Texas Instruments.TMS320C66x DSP CorePac User Guide[J].USA：Texas，2011：21-26.

[3]馬友科，宋萬杰，吳順君，等.基于多DSP 的雷達(dá)陣列信號(hào)處理系統(tǒng)[J].雷達(dá)科學(xué)與技術(shù)，2009，7（2）：115-118.endprint