某飛行參數(shù)記錄系統(tǒng)性能設(shè)計與計算分析

楊航+李洪烈+王倩+趙冬梅

摘 要： 飛行參數(shù)記錄系統(tǒng)是飛機(jī)重要的組成單元，為了保證某型飛行參數(shù)記錄系統(tǒng)軟硬件設(shè)計方案滿足系統(tǒng)總體技術(shù)要求，對系統(tǒng)數(shù)據(jù)吞吐量、供電延遲、數(shù)據(jù)下載速率、記錄容量與記錄時間等重要指標(biāo)進(jìn)行計算分析，通過計算與分析降低了系統(tǒng)設(shè)計風(fēng)險，保證了設(shè)計方案的正確性與可行性。

關(guān)鍵詞： 飛行參數(shù)記錄； 數(shù)據(jù)吞吐量； 供電延遲； 數(shù)據(jù)下載速率； 記錄容量

中圖分類號： TN915.1?34 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2017）15?0068?04

Abstract： The flight parameter recording system is an important component of aircraft. In order to guarantee that the hardware and software design scheme of a certain flight parameter recording system can meet the overall technical requirements of the system， the important technical indexes such as system data throughput， power supply delay， data downloading speed， recording capacity and recording time are computed and analyzed to reduce the design risk of the system， and ensure the correctness and feasibility of the design scheme.

Keywords： flight parameter recording； data throughput； power supply delay； data downloading speed； recording capacity

0 引 言

飛行參數(shù)記錄系統(tǒng)是飛機(jī)重要的組成單元，飛機(jī)墜毀時，保證規(guī)定記錄時間內(nèi)的飛行數(shù)據(jù)不會丟失或損壞，為事故分析與處理提供科學(xué)依據(jù)，同時為日常航空維修提供數(shù)據(jù)來源[1?2]。在飛行參數(shù)記錄系統(tǒng)設(shè)計中應(yīng)對重要技術(shù)指標(biāo)進(jìn)行計算分析，評估軟硬件結(jié)構(gòu)設(shè)計是否滿足系統(tǒng)總體技術(shù)要求，對方案的后續(xù)執(zhí)行具有重要意義。

1 系統(tǒng)結(jié)構(gòu)

根據(jù)任務(wù)需要，設(shè)計了某型飛行參數(shù)記錄系統(tǒng)（見圖1），系統(tǒng)包括采集器、記錄器、供電單元及相關(guān)地面設(shè)備。

如圖2所示，采集器采用FPGA（EP2C50F484I8）作為核心處理器，可同時采集4路DFTI總線[3?5]數(shù)據(jù)，2路1553B總線[6]數(shù)據(jù)，8路RS 422總線[7]數(shù)據(jù)，采集器和記錄器間通過HDLC總線通信[8?9]。

如圖3所示，記錄器同樣采用FPGA（EP2C50F484I8）作為核心處理器，DSP（TMS320C5509）作為協(xié)處理器完成數(shù)據(jù)接口與存儲控制等任務(wù)。

記錄器存儲介質(zhì)為128 Gb單片NAND閃存（MT29F128G08JCABA），雙冗余備份（見圖4）。

系統(tǒng)設(shè)計中的幾項重要指標(biāo)為：DC 28 V，斷電時保證200 ms供電延遲時間；系統(tǒng)設(shè)計的工作速率滿足接口數(shù)據(jù)量的大小及存儲器讀寫速率要求，數(shù)據(jù)下載速率不低于30 Mb/s；記錄容量應(yīng)滿足記錄時間24 h的要求等。為了驗證軟硬件設(shè)計方案能夠滿足技術(shù)指標(biāo)要求，本文針對以上指標(biāo)對設(shè)計方案進(jìn)行定量設(shè)計與分析。

2 系統(tǒng)吞吐量計算

系統(tǒng)在滿足記錄條件的情況下，采集器按要求的采樣率采集各數(shù)據(jù)源的信息，統(tǒng)一打包后送給記錄器記錄；記錄器接收HDLC總線數(shù)據(jù)進(jìn)行緩存、履歷添加后寫入FLASH存儲芯片。全系統(tǒng)數(shù)據(jù)處理能力分為采集器到記錄器間HDLC數(shù)據(jù)帶寬和記錄器寫FLASH芯片速率兩個部分。

2.1 HDLC總線數(shù)據(jù)帶寬計算

系統(tǒng)中采集器與記錄器間通過HDLC總線進(jìn)行通信，HDLC總線特性如下：

傳輸方式：同步串行；傳輸線類型：半雙工；編碼方式：NRZ；拓?fù)浣Y(jié)構(gòu)：總線型；數(shù)據(jù)鏈路協(xié)議：HDLC；介質(zhì)訪問控制：令牌+NRM；信號傳輸速率：6 Mb/s，由通信的控制器（即發(fā)送者）提供。

系統(tǒng)正常工作時，采集器與記錄器間的HDLC總線工作于半雙工模式，由采集器發(fā)送到記錄器的是一系列大小不定的數(shù)據(jù)包（取決于數(shù)據(jù)來源），由記錄器發(fā)送到采集器的是大小固定為20 B的記錄器狀態(tài)信息，總線切換時間不大于1 μs。因此，HDLC總線帶寬可以認(rèn)為接近6 MHz，在計算中取5.5 MHz。

采集器與記錄器間的通信數(shù)據(jù)來源于采集器前端連接的機(jī)載設(shè)備，采集接收各機(jī)載設(shè)備的數(shù)據(jù)后統(tǒng)一打包發(fā)送給記錄器。因此采集器與記錄器間的通信數(shù)據(jù)量取決于采集器接收到的機(jī)載設(shè)備數(shù)據(jù)。記錄系統(tǒng)采集接口信號見表1。

注：1553B總線分為A，B兩個物理通道，B通道為A通道的熱備份，正常工作時1553B消息主要通過A通道進(jìn)行傳輸。按照任務(wù)要求，任務(wù)系統(tǒng)給記錄系統(tǒng)分配了6個消息塊，最大的消息塊有32個字（64 B），通信周期最小的消息塊為20 ms。數(shù)據(jù)量計算采用最大情況，即消息塊大小按64 B計，通信周期按20 ms計，A，B通道假定同時工作。

各通道的數(shù)據(jù)量大小計算見表2。

由上面的計算可以看出，采集器到記錄器間的HDLC總線帶寬大于采集器前端的數(shù)據(jù)源總帶寬，前者大于后者4倍。

2.2 FLASH寫入速率計算

該飛行參數(shù)記錄系統(tǒng)記錄器采用NAND FLASH芯片作為非易失性存儲介質(zhì)，芯片型號為MT29F128G08CJABA。FLASH芯片與控制器間的接口為8位異步接口，芯片工作在默認(rèn)的異步模式0狀態(tài)。查看該型FLASH芯片數(shù)據(jù)手冊[10]可知，工作于異步模式0狀態(tài)下，該型FLASH芯片的讀/寫速率約為10 MHz，如圖5所示。

記錄器中FPGA通過自定義的NAND FLASH控制器IP核進(jìn)行FLASH芯片的讀寫控制，讀寫速率為10 MHz。因此，記錄器讀寫FLASH芯片的速率遠(yuǎn)大于HDLC總線帶寬，更是遠(yuǎn)大于前端數(shù)據(jù)源的總體數(shù)據(jù)量。

由此可知，各總線接口的數(shù)據(jù)傳輸率均大于各接口數(shù)據(jù)輸入率，整個系統(tǒng)的數(shù)據(jù)采集、存儲、傳輸和卸載的設(shè)計均無瓶頸。

3 供電分析計算

采集器和記錄器各自的設(shè)計功耗不大于4 W，采用相同的供電管理電路結(jié)構(gòu)，如圖6所示。

（1） 過壓保護(hù)電路：保護(hù)電路是根據(jù)GJB 181A?2003對用電設(shè)備的供電標(biāo)準(zhǔn)進(jìn)行設(shè)計，電源在經(jīng)受過電壓條件等特殊情況時仍能正常工作。

（2） 濾波網(wǎng)絡(luò)、恒流源及控制電路：經(jīng)過保護(hù)后的28 V直流電首先經(jīng)過濾波網(wǎng)絡(luò)的處理以滿足電磁兼容性的要求，之后經(jīng)過恒流源電路進(jìn)入采集器電路，恒流源電路及相關(guān)控制電路主要用來防止在電源開啟的初期由于充電電流過大而可能導(dǎo)致的儲能電路的短路。

（3） 儲能電路和壓差保護(hù)電路：主要由儲能電容、控制電路及濾波網(wǎng)絡(luò)組成。儲能電路在前端保護(hù)的作用下，加電后經(jīng)過一段時間，電容充滿電達(dá)到28 V左右。外部28 V瞬時斷開或電壓下降時，儲能電路開始放電，電壓從28 V降低到9 V左右的放電時間不小于200 ms。

（4） 穩(wěn)壓電路：穩(wěn)壓模塊采用15 W穩(wěn)壓模塊，輸出最大電流3 A。預(yù)計所需最大負(fù)載電流不超過1 A，不到全功率的符合降額設(shè)計的要求。

儲能電路應(yīng)保證直流28 V電源斷電后可繼續(xù)供電200 ms。按設(shè)計指標(biāo)要求可計算得儲能電路最小容量值為3 546.4 μF。

式中：為機(jī)上電源正常供電時高能鉭混合電容器的電壓（考慮反向保護(hù)二極管的分壓作用）；為機(jī)上電源斷電后前端穩(wěn)壓模塊停止工作時高能鉭混合電容器的電壓（考慮反向保護(hù)二極管的分壓作用）；為鉭電容在-55 ℃時的容量變化率；為前端穩(wěn)壓模塊的效率；為DC/DC模塊的效率。

因此，儲能電路由兩顆容量為2 200 μF的軍用高能鉭混合電容器、限流電阻和反向保護(hù)二極管構(gòu)成，就足以保證輸入28 V電源斷電后可繼續(xù)供電200 ms以上。

4 下載速率計算

飛行數(shù)據(jù)的下載過程無需采集器參與，直接由記錄器采用以太網(wǎng)物理層LXT971A芯片構(gòu)建基本下載通道，網(wǎng)絡(luò)協(xié)議由FPGA實現(xiàn)，減少中間處理環(huán)節(jié)，可以保證網(wǎng)絡(luò)下載速度僅受限于FLASH芯片的讀取速度，與網(wǎng)絡(luò)接口速度無關(guān)，如圖7所示。

數(shù)據(jù)下載流程設(shè)計如圖8所示，基于這種設(shè)計框架可以計算出數(shù)據(jù)下載速率的設(shè)計理論值。

計算機(jī)通過以太網(wǎng)和數(shù)據(jù)管理單元進(jìn)行數(shù)據(jù)交換必須實現(xiàn)以太網(wǎng)幀、IP幀、UDP幀的封裝協(xié)議。設(shè)計采用FPGA直接封裝FLASH讀出數(shù)據(jù)的處理方法，減少中間處理環(huán)節(jié)，仿真FLASH并行讀寫過程測試，最高數(shù)據(jù)下載速率達(dá)60～80 Mb/s，滿足48 Mb/s下載速率的要求。

數(shù)據(jù)下載的延遲包括以下幾個環(huán)節(jié)：

（1） FLASH讀取一頁的延遲以60 μs計（最小時間為35 μs）。

（2） 將FLASH一頁數(shù)據(jù)讀入FPGA，以太網(wǎng)發(fā)送緩沖器的讀取延遲為0.05 μs×8 640=432 μs（按20 MHz速率讀?。?。

（3） FPGA通過以太網(wǎng)口發(fā)送以太網(wǎng)幀的延遲（總數(shù)據(jù)量為以太網(wǎng)幀頭長+IP幀頭長+UDP幀頭長+1 056 B數(shù)據(jù)+以太網(wǎng)CRC+以太網(wǎng)發(fā)送保護(hù)間隔IGP=42 B+1 056 B+4 B+12/8 B=1 104 B=8 832 b，按以太網(wǎng)100 Mb/s速率計算，發(fā)送1 056 B數(shù)據(jù)延遲為88.32 μs）。

以太網(wǎng)一個物理幀最大數(shù)據(jù)量為1 536 B，而FLASH一頁為8 640 B，所以一個FLASH頁需要6個以太網(wǎng)幀進(jìn)行承載，則最小傳輸延遲為529.92 μs。

（4） 計算機(jī)接收到網(wǎng)絡(luò)數(shù)據(jù)并寫入硬盤的延遲（吞吐量）由于計算機(jī)配置的不同，暫時不計。

通過以上分析，假定全部環(huán)節(jié)為串行處理過程，當(dāng)一條FLASH讀指令由FPGA下達(dá)后，一個FLASH頁的下載速率為：

實際上通過并行處理的方式，可以將第（2）個環(huán)節(jié)的延遲再縮短一倍，具體方法為：FLASH讀出數(shù)據(jù)到發(fā)送緩沖，緩沖半滿時啟動以太網(wǎng)幀發(fā)送，這樣FLASH邊讀數(shù)據(jù)，以太網(wǎng)邊發(fā)送數(shù)據(jù)，則數(shù)據(jù)下載速率可以達(dá)到：

5 記錄時間與容量計算

（1） 數(shù)據(jù)源1的DFTI總線輸入通道數(shù)為4路，每邏輯包不大于512 B。通信方式：以周期方式進(jìn)行，正常通信周期為15 ms。則DFTI總線每秒最大數(shù)據(jù)量為：4×67×512=137 216 B；24 h總的接收數(shù)據(jù)量為：137 216×24×3 600=11 855 462 400 B。

（2） 數(shù)據(jù)源2的1553B總線數(shù)據(jù)量按照每秒5 926 B（極限值）計算，則2路1553B總線通道24 h總的接收數(shù)據(jù)量最大為：512 006 400×2=1 024 012 800 B。

（3） 數(shù)據(jù)源3的RS 422A總線接口輸入通道數(shù)為2路，每通道特性完全獨立，數(shù)據(jù)發(fā)送和接收的任務(wù)周期為100 ms，每個包發(fā)送周期均為200 ms，即每個通道在每兩個周期內(nèi)完成數(shù)據(jù)包的發(fā)送和接收。每幀數(shù)據(jù)長度按不大于512 B計算。數(shù)據(jù)源3每秒最大數(shù)據(jù)量為2×10×512=10 240 B；24 h總的數(shù)據(jù)量為：10 240×24×3 600=884 736 000 B。

（4） 數(shù)據(jù)源4的RS 422A總線接口輸入通道數(shù)為4路，每通道特性完全獨立，其中1路作為備份。異步單工RS 422A總線波特率為57 600 b/s，按通信周期為20 ms，每個通信周期發(fā)生一幀數(shù)據(jù)，按每幀數(shù)據(jù)長度不大于64 B計。則數(shù)據(jù)源4每秒最大數(shù)據(jù)量為：50×64×4=12 800 B；24 h總的數(shù)據(jù)量為：12 800×24×3 600=1 105 920 000 B。

（5） 數(shù)據(jù)源5的RS 422A總線接口輸入通道數(shù)為2路，每通道特性完全獨立，與記錄系統(tǒng)間的通信以周期方式進(jìn)行，通信周期為20 ms。其中某導(dǎo)航接收機(jī)（EGPS）與系統(tǒng)間的通信以周期方式進(jìn)行，通信周期為50 ms。每幀數(shù)據(jù)長度按不大于90 B計算。LINS每秒最大數(shù)據(jù)量為：50×90=4 500 B；EGPS每秒最大數(shù)據(jù)量為：20×90=1 800 B；24 h總的數(shù)據(jù)量為：

（4 500+1 800）×24×3 600=544 320 000 B

通過對環(huán)節(jié)（1）～（5）求和，可以得出24 h最大數(shù)據(jù)記錄量為：

1 105 920 000 + 544 320 000 + 884 736 000 +

11 855 462 400+1 024 012 800=15 414 451 200 B

考慮到其他冗余信息，預(yù)留5%容量770 722 560 B，則最大總需求容量為：

544 320 000+770 722 560=16 185 173 760 B

128 Gb容量的FLASH芯片最大容量為17 280 000 000 B，壞塊數(shù)最大不超過128個，容量可以忽略不計，因此滿足最大容量要求。

6 結(jié) 語

通過對設(shè)計方案數(shù)據(jù)吞吐量、供電設(shè)計、數(shù)據(jù)下載速率及記錄容量與時間的定量分析，計算驗證了設(shè)計方案的可行性與有效性，該飛行參數(shù)記錄系統(tǒng)已小批量應(yīng)用。

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