基于40 nm CMOS工藝的低雜散低噪聲亞采樣鎖相環(huán)設計

曾 銘，王宇濤，林福江

(中國科學技術大學，信息科學技術學院，安徽 合肥 230026)

基于40 nm CMOS工藝的低雜散低噪聲亞采樣鎖相環(huán)設計

曾 銘，王宇濤，林福江

(中國科學技術大學，信息科學技術學院，安徽 合肥 230026)

基于SMIC 40 nm CMOS工藝，設計了一款應用于2.4 GHz的高性能低雜散低噪聲亞采樣鎖相環(huán)(SSPLL)。壓控振蕩器(VCO)的輸出直接被參考時鐘信號采樣，實現(xiàn)了核心環(huán)路無分頻器。使用互補開關對和Dummy采樣器消除了BFSK效應，減少了參考雜散。同時，通過自偏置緩沖器的隔離作用進一步減少了雜散?？烧{(diào)死區(qū)產(chǎn)生電路加速了鎖定建立過程。后仿結果表明，該SSPPL在1.1 V的電源電壓下核心電路功耗為5.84 mW，在50 MHz的頻偏處參考雜散為-84.56 dBc，帶內(nèi)相位噪聲為-125 dBc/Hz@1 MHz。

亞采樣；參考雜散；鎖相環(huán)；BFSK效應；低雜散

0 引言

隨著無線通信技術的迅速發(fā)展以及消費電子的盛行，對集成電路的需求日趨增加。一個穩(wěn)定的高純度的低雜散、低噪聲時鐘信號在許多應用中都是必不可少的，例如高速數(shù)據(jù)通信串并行轉換、計算機各種鐘頻信號的供給、無線通信系統(tǒng)中上變頻和下變頻等。較差的雜散和相位噪聲會導致相鄰通道信號的頻譜混疊，降低信噪比[1]。傳統(tǒng)的電荷泵鎖相環(huán)(Charge-Pump Phase-locked Loop,CPPLL)中，在帶寬確定的情況下，參考雜散主要來自電荷泵充放電電流的失配[2]。降低參考雜散的傳統(tǒng)方法有兩種，一是選取較小的環(huán)路帶寬，這可以抑制控制電壓線的紋波，從而減少雜散，但這會增加環(huán)路濾波器的面積，不利于片上集成。二是采用Cascode結構的電荷泵，但是這種結構的電荷泵電流匹配范圍較小，而且不利于低電源電壓設計。亞采樣鎖相環(huán)(Sub-Sampling Phase-locked Loop,SSPLL)[2]電路結構消除了傳統(tǒng)電荷泵鎖相環(huán)中鑒頻鑒相器延遲失配和電荷泵電流失配引起的雜散，同時，由于核心環(huán)路中沒有分頻器的存在，帶內(nèi)噪聲極大降低，可以同時實現(xiàn)大帶寬和低雜散、低相位噪聲。

1 傳統(tǒng)電荷泵鎖相環(huán)雜散機理分析

傳統(tǒng)電荷泵鎖相環(huán)的參考雜散主要來源于鑒頻鑒相器(Phase Frequency Detector,PFD)以及電荷泵(Charge Pump,CP)的失配，包括CP的靜態(tài)電流失配、上下開關管導通時間失配、開關信號UP和DN的延時失配等。如圖1所示，這些失配會導致CP的輸出電流產(chǎn)生失配，該電流注入到環(huán)路濾波器并轉換成控制電壓的紋波，導致鎖相環(huán)的輸出產(chǎn)生較大的雜散。該電壓紋波的周期與參考信號的周期相同。

圖1 傳統(tǒng)電荷泵雜散原理結構圖

假設CP輸出電流紋波的基波幅度是iCP,fref，相應于VCO輸出信號的參考雜散SPfref,CP可以表示為：

(1)

其中，F(xiàn)LPF(s)是環(huán)路濾波器的跨阻傳輸函數(shù)，KVCO是VCO的調(diào)諧增益，fref是參考信號的頻率。

對于一個二階的環(huán)路濾波器, 跨阻傳輸函數(shù)表示為：

(2)

其中，R1、C1、C2是二階環(huán)路濾波器的電阻和電容，fzero=1/2πR1C1，fpole=1/(2πR1C1C2/(C1+C2))是環(huán)路濾波器的零點頻率和極點頻率。

所以，PLL的輸出雜散可以近似表示為：

(3)

PLL開環(huán)帶寬可以表示為：

(4)

所以參考雜散可以表示為：

(5)

由式(5)知，傳統(tǒng)的CPPLL為了得到比較好的參考雜散可以犧牲相位裕度以及帶寬，但這樣會影響系統(tǒng)的穩(wěn)定性以及增加鎖定時間。通過減少電荷泵的電流失配也可以減少參考雜散，但是由于傳統(tǒng)的CPPLL的PFD/CP一定存在靜態(tài)失配，而且這種失配隨著工藝的進步會變得更加明顯，因為先進工藝的溝道長度調(diào)制等效應更加明顯，會導致電荷泵CP電流失配增大，參考雜散會進一步惡化。

2 亞采樣鎖相環(huán)雜散機理分析

亞采樣鎖相環(huán)可以同時實現(xiàn)大環(huán)路帶寬和低參考雜散。本文設計的亞采樣鎖相環(huán)SSPLL結構圖如圖2所示，亞采樣鎖相環(huán)SSPLL包括核心環(huán)路(Core Loop)和鎖頻環(huán)路(Frequency-locked Loop，F(xiàn)LL)以及Dummy采樣器。核心環(huán)路包括亞采樣鑒相器(Sub-Sampling Phase Detector，SSPD)、亞采樣電荷泵(Sub-Sampling Charge Pump，SSCP)、環(huán)路濾波器(Low-Pass-Filter，LPF)、壓控振蕩器VCO；鎖頻環(huán)路包括鑒頻鑒相器、窄死區(qū)產(chǎn)生器(Narrow Dead Zone Creator)、電荷泵、分頻器(Divider)。

圖2 亞采樣鎖相環(huán)結構圖

開始工作時，SSPLL的核心環(huán)路以及鎖頻環(huán)能都處于開啟狀態(tài)，直到Div和Ref+的相位差小于窄死區(qū)產(chǎn)生電路能夠鑒別的值，這時鎖頻環(huán)就停止工作。從這之后，核心環(huán)路單獨工作，開始累積相差，直到Div和Ref+的相位差大于窄死區(qū)產(chǎn)生電路能夠鑒別的值，鎖頻環(huán)又開始工作。上述過程可能會在鎖定行為建立過程中重復出現(xiàn)，直到VCO的輸出頻率是鎖頻環(huán)電路所要求的整數(shù)倍，且VCO輸出信號的零交調(diào)點與采樣信號的下降沿對齊，這個時候SSPLL就處于鎖定狀態(tài)。由于SSPD的捕獲范圍有限，為了確保環(huán)路能夠鎖定在正確的頻率，加入鎖頻環(huán)路。

亞采樣鎖相環(huán)電荷泵的電流是由采樣電壓幅度決定的，在鎖定狀態(tài)時，流入到環(huán)路濾波器中的凈電荷為零，SSCP的上下管的導通時間相同，電流也一定相等，所以SSCP不存在靜態(tài)電流失配。即IUP=IDN，上下電流失配消失，從而消除了因電荷泵電流失配引起的參考雜散。

亞采樣鎖相環(huán)雜散的主要來源是SSPD對VCO的周期性擾動，最顯著的就是BFSK效應。

BFSK效應就是SSPD在采樣管開啟和關斷的時候，VCO的負載不相同導致VCO的輸出頻率發(fā)生周期性的變化。這會導致輸出頻譜不純，惡化雜散。由于BFSK效應產(chǎn)生的雜散為：

(6)

其中，Mref為參考時鐘信號的占空比；Csam為SSPD的采樣電容；分頻比N=fVCO/fref；Ctank為VCO的LC tank的總電容，包括MOS管的寄生電容。

通過Dummy采樣器和互補開關對可以消除BFSK效應，如圖3所示，采樣管開啟和關斷的時候，VCO的輸出負載始終保持一致。

圖3 采樣模型

但是由于實際的電路制造過程中采樣電容會存在一定的失配，參考雜散可以表示為：

SPfref,BFSK,SSPLL=

(7)

其中，PC為失配系數(shù)，此值一般很小。

相同的功耗和帶寬情況下，本文提出的亞采樣PLL的雜散遠遠低于傳統(tǒng)電荷泵PLL的雜散。

除了BFSK效應，采樣器SSPD對VCO的電荷泄露、電荷分享等也會惡化參考雜散，為了消除這些惡化雜散的機理，同時保證VCO的輸出波形不失真，以確保SSPD對其能夠正確采樣，本文采用了自偏置的一級反向器作為緩沖器，隔離VCO和SSPD。

3 亞采樣鎖相環(huán)具體電路實現(xiàn)

3.1 亞采樣鑒相器/電荷泵

SSPD/SSCP的電路原理圖如圖4所示，SSPD用參考時鐘Ref+信號直接采樣VCO的輸出信號，檢測VCO輸出信號和Ref+信號下降沿的相位誤差，轉化成電壓差(Vsam+-Vsam-)，SSCP把電壓差轉換成電流，注入到環(huán)路濾波器中變成VCO的控制電壓，改變VCO的輸出相位。

圖4 SSPD/CP的電路實現(xiàn)

由于亞采樣結構中無分頻器，環(huán)路增益較大，從而使得環(huán)路濾波器的面積變大，這將不利于片上集成，而使用脈沖產(chǎn)生器可以產(chǎn)生互補的可調(diào)脈沖信號(Pul+,Pul-)，該互補信號控制電荷泵上下電流開關的導通時間，從而減少SSPD/CP的增益，減少環(huán)路濾波器的電容面積，實現(xiàn)片上集成。SSCP采用互補的開關管抑制了電荷泵的電荷注入、電荷分享等效應。

3.2 高線性度壓控振蕩器

為了獲得較低的相位噪聲，本文采用電容電感型壓控振蕩器(LC VCO)，如圖5所示。該VCO采用分布式變?nèi)莨芤栽黾诱{(diào)諧線性度[3]，采用3 bit的數(shù)字位控制的電容陣列用來增加調(diào)諧范圍，如圖6所示，該VCO的調(diào)諧范圍為2.27 GHz～2.55 GHz，頻率調(diào)諧增益為72 MHz/V。

圖5 高線性度壓控振蕩器

圖6 高線性度VCO調(diào)諧曲線

3.3 鑒頻鑒相器/可調(diào)死區(qū)產(chǎn)生電路

為了減少SSPLL鎖定建立過程中累積相位的時間，提出了一個帶有可調(diào)死區(qū)產(chǎn)生電路的鑒頻鑒相器，如圖7所示，Vtune1用來調(diào)節(jié)延遲單元的充放電電流，從而控制PFD輸出信號脈沖寬度，改變死區(qū)的大小，通過該電路可以加速鎖相環(huán)的鎖定。

圖7 鑒頻鑒相器/可調(diào)死區(qū)產(chǎn)生電路

4 版圖設計及仿真結果

本文采用SMIC 40 nm CMOS工藝設計，其中參考晶振頻率為50 MHz，電源電壓為1.1 V。

SSPLL整體版圖如圖8所示。繪制版圖后，提取寄生參數(shù)進行后仿真，環(huán)路鎖定行為建立過程如圖9所示，環(huán)路鎖定時間約為5 μs，控制電壓鎖定值為0.67 V。該亞采樣鎖相環(huán)環(huán)路帶寬約為2 MHz，圖10為本文設計的SSPLL頻譜圖，輸出頻率為2.4 GHz，偏離中心頻率50 MHz處，參考雜散為-84.56 dBc。圖11為環(huán)路各部分及整體相位噪仿真圖，在1 MHz處的帶內(nèi)噪聲為-125 dBc@1 MHz。本文設計的亞采樣鎖相環(huán)與文獻[4]、[5]、[6]的鎖相環(huán)對比如表1所示。

圖8 SSPLL整體版圖

圖9 SPPLL環(huán)路控制電壓Vcont曲線

圖10 SSPLL輸出頻譜

圖11 環(huán)路相位噪聲仿真

文獻輸出頻率/GHz參考雜散/dBc相位噪聲文獻[4]2.2-46.6-126dBc/Hz@200kHzSSPLL文獻[5]5-74-113dBc/Hz@1MHzCPPLL文獻[6]2.4-60-130dBc/Hz@10MHzFNPLL本文2.4-84.56-125dBc/Hz@1MHzSSPLL

5 結論

基于SMIC 40 nm CMOS工藝，本文設計了一個片上集成的SSPLL，分析了傳統(tǒng)電荷泵鎖相環(huán)和亞采樣鎖相環(huán)的雜散機理，提出了減少雜散的解決方法以及減少鎖定時間的電路。該亞采樣鎖相環(huán)在1.1 V的電源電壓下，功耗為5.84 mW，參考雜散為 -84.56 dBc，帶內(nèi)相位噪聲為-125 dBc/Hz@1 MHz。

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Design of low spur low phase noise sub-sampling PLL based on 40 nm CMOS process

Zeng Ming, Wang Yutao, Lin Fujiang

(School of Information Science and Technology, University of Science and Technology of China, Hefei 230026, China)

This paper presents a 2.4 GHz high performance low spur low phase noise sub-sampling phase-locked loop in SMIC 40 nm CMOS process. The output of VCO is directly sampled by the reference clock signal, and the core loop is realized without divider. The effect of BFSK is eliminated by using complementary switch pairs and dummy sampler, and reference spur is reduced. At the same time, the spur is further reduced by using self-biased isolation buffer. The settling time is reduced by adjustable dead zone creator. The post simulation result showed that the core circuit of SSPLL consumes 5.84 mW at 1.1 V supply voltage, reference spur can be as low as -84.56 dBc at 50 MHz offset, and it exhibits phase noise of -125 dBc/Hz at 1 MHz in band.

sub-sampling; reference spur; phase locked loop; BFSK effect; low spur

TN43

A

10.19358/j.issn.1674- 7720.2017.16.010

曾銘，王宇濤，林福江.基于40 nm CMOS工藝的低雜散低噪聲亞采樣鎖相環(huán)設計[J].微型機與應用，2017,36(16)：33-36,40.

2017-02-24)

曾銘(1993-)，通信作者，男，碩士研究生，主要研究方向：射頻集成電路。E-mail:zengm93@mail.ustc.edu.cn。

王宇濤(1993-)，男，碩士研究生，主要研究方向：射頻集成電路。

林福江(1958-)，男，博士，博士生導師，國家“千人計劃”，主要研究方向：射頻芯片建模、設計。