高速圖像模擬源的研究與實(shí)現(xiàn)

唐 瑞，姚遠(yuǎn)程，秦明偉

(1.西南科技大學(xué)信息工程學(xué)院,四川 綿陽(yáng) 621010；2.特殊環(huán)境機(jī)器人技術(shù)四川省重點(diǎn)實(shí)驗(yàn)室，四川 綿陽(yáng) 621010)

高速圖像模擬源的研究與實(shí)現(xiàn)

唐 瑞1,2，姚遠(yuǎn)程1,2，秦明偉1,2

(1.西南科技大學(xué)信息工程學(xué)院,四川 綿陽(yáng) 621010；2.特殊環(huán)境機(jī)器人技術(shù)四川省重點(diǎn)實(shí)驗(yàn)室，四川 綿陽(yáng) 621010)

針對(duì)視覺(jué)測(cè)量系統(tǒng)的研發(fā)與驗(yàn)證問(wèn)題，設(shè)計(jì)了一種具有高穩(wěn)定性、高傳輸能力、高抗干擾能力的圖像模擬源。設(shè)計(jì)的新型圖像模擬源可以根據(jù)不同的應(yīng)用場(chǎng)景輸出符合相應(yīng)要求的圖像數(shù)據(jù)，且用戶可以自主選擇不同的分辨率與幀率進(jìn)行圖像格式輸出。采用PCI Express 3.0總線標(biāo)準(zhǔn)協(xié)議，實(shí)現(xiàn)了圖像數(shù)據(jù)源從上位機(jī)PC到FPGA板間的高速傳輸。其中，配置參數(shù)信息通過(guò)直接內(nèi)存訪問(wèn)(DMA)從模式的寄存器通道下發(fā)，大容量圖像數(shù)據(jù)源通過(guò)DMA主模式的高速數(shù)據(jù)通道下發(fā)；設(shè)計(jì)了多個(gè)控制器，完成了SDRAM DDR3緩存圖像數(shù)據(jù)的工作，最終輸出了符合Camera Link標(biāo)準(zhǔn)協(xié)議的圖像數(shù)據(jù)。板級(jí)測(cè)試表明，上位機(jī)與FPGA板間圖像數(shù)據(jù)傳輸?shù)耐綍r(shí)鐘達(dá)250 MHz，位寬達(dá)256 bit；最終模擬源輸出圖像數(shù)據(jù)的同步時(shí)鐘為80 MHz，幀率達(dá)60 fps，且還有很大的提升潛力。圖像數(shù)據(jù)輸出滿足Camera Link標(biāo)準(zhǔn)，驗(yàn)證了所設(shè)計(jì)模擬源的正確性，其有助于各種不同的視覺(jué)測(cè)量系統(tǒng)研發(fā)工作，具有廣泛的應(yīng)用價(jià)值。

視覺(jué)測(cè)量； 圖像模擬源； FPGA； 上位機(jī)； 直接內(nèi)存訪問(wèn)； 控制器； 相機(jī)標(biāo)準(zhǔn)鏈路

0 引言

隨著視覺(jué)測(cè)量技術(shù)在理論與實(shí)際應(yīng)用中的飛速發(fā)展，其應(yīng)用范圍已擴(kuò)展到測(cè)量與檢驗(yàn)、自動(dòng)識(shí)別、機(jī)器人研究與控制等領(lǐng)域[1]。通常情況下，正在研發(fā)階段的視覺(jué)測(cè)量系統(tǒng)是不會(huì)直接連到真實(shí)高速圖像源進(jìn)行測(cè)試的。這是因?yàn)橐话愀咚賵D像源的分辨率以及幀率是不變的，在圖像傳輸速度上也有固定標(biāo)準(zhǔn)，且高速圖像源不能實(shí)現(xiàn)每次只傳輸一幀圖像進(jìn)行驗(yàn)證。針對(duì)此問(wèn)題，研發(fā)了一種新的高速圖像模擬源，用來(lái)模擬真實(shí)的圖像數(shù)據(jù)，以測(cè)試新的視覺(jué)測(cè)量系統(tǒng)。

1 高速圖像模擬源

基于高速圖像模擬源，用戶可自定義分辨率以及幀率，產(chǎn)生服從視覺(jué)測(cè)量系統(tǒng)要求的圖像數(shù)據(jù)源用于測(cè)試。用戶可以選擇已有的圖像數(shù)據(jù)(例如圖片)作為數(shù)據(jù)源發(fā)送。視覺(jué)測(cè)量系統(tǒng)可將最終采集到的圖像數(shù)據(jù)和圖像源進(jìn)行對(duì)比，判斷是否正確，從而給整個(gè)視覺(jué)測(cè)量系統(tǒng)驗(yàn)證帶來(lái)很大便利。

該圖像模擬源能模擬多種分辨率、幀率，并按照Camera Link標(biāo)準(zhǔn)協(xié)議高速輸出圖像數(shù)據(jù)，模擬測(cè)試多種情況下視覺(jué)測(cè)量系統(tǒng)的工作狀態(tài)，從而保證新系統(tǒng)接入真實(shí)高速圖像源時(shí)能夠正常、有效、規(guī)范地運(yùn)行。高速圖像模擬源可以應(yīng)用于多個(gè)研究領(lǐng)域，其最大的特性就是可以根據(jù)不同視覺(jué)測(cè)量系統(tǒng)的要求來(lái)模擬數(shù)據(jù)源，且圖像數(shù)據(jù)源是確定的。這對(duì)整個(gè)系統(tǒng)的研制工作具有重大意義。

2 系統(tǒng)設(shè)計(jì)方案

系統(tǒng)設(shè)計(jì)方案主要包括以下4個(gè)方面。

(1)基于PCI Express 3.0多層協(xié)議標(biāo)準(zhǔn)，實(shí)現(xiàn)上位機(jī)PC與FPGA板卡間的數(shù)據(jù)通信。圖像數(shù)據(jù)源從PC高速傳輸至FPGA板卡上緩存，內(nèi)含直接內(nèi)存訪問(wèn)(direct memory access,DMA)雙通道通信：分辨率、幀率等參數(shù)的通過(guò)DMA從模式32 bit的寄存器通道下發(fā)給FPGA板卡；圖像數(shù)據(jù)通過(guò)主模式256 bit數(shù)據(jù)通道下發(fā)，同步時(shí)鐘達(dá)到250 MHz。

(2)研究Camera Link標(biāo)準(zhǔn)，掌握其協(xié)議輸出數(shù)據(jù)特點(diǎn)及方式；實(shí)現(xiàn)Camera Link數(shù)據(jù)最終輸出標(biāo)準(zhǔn)，輸出4組信號(hào)，分別為幀有效信號(hào)(frame valid,FVAL)、行有效信號(hào)(line valid,LVAL)、圖像數(shù)據(jù)(image data,DATA)以及時(shí)鐘(clock,CLK)信號(hào)。其中，圖像數(shù)據(jù)分為Port_A、Port_B、Port_C、Port_D，共4路輸出。

(3)研發(fā)多個(gè)控制器，互相調(diào)度，配合使用，完成圖像源在FPGA板卡上的緩存并輸出符合視覺(jué)測(cè)量系統(tǒng)要求的圖像數(shù)據(jù)源。主要設(shè)計(jì)實(shí)現(xiàn)包含若干小控制器的兩大主控制器：①設(shè)計(jì)完成的圖像數(shù)據(jù)緩存主控制器，使用SDRAM DDR3高速緩存由上位機(jī)傳輸來(lái)的圖像數(shù)據(jù)；②研發(fā)的讀取數(shù)據(jù)主控制器，按照用戶初始化設(shè)置分辨率、幀率圖像源格式，以Camera Link標(biāo)準(zhǔn)協(xié)議輸出。

(4)設(shè)計(jì)用戶控制界面，完成上位機(jī)軟件部分的開(kāi)發(fā)。系統(tǒng)提供圖像分辨率(包含1 728 ppi×2 352 ppi，5 120 ppi×5 120 ppi等格式)、幀率(包含60 fps和80 fps等大小)和圖片來(lái)源這3個(gè)參數(shù)，由用戶自由配置，通道數(shù)固定設(shè)置為兩通道；同時(shí)，用戶可選擇單幅圖像循環(huán)或多幅的傳輸模式，并可選擇圖像來(lái)源。

2.1 PC與FPGA的高速通信

當(dāng)前，PCI Express是最新一代的總線標(biāo)準(zhǔn)接口。它將全面取代現(xiàn)有的PCI和AGP總線標(biāo)準(zhǔn)，為今后總線技術(shù)的發(fā)展提供統(tǒng)一標(biāo)準(zhǔn)，PCI Express屬于高速串行點(diǎn)對(duì)點(diǎn)雙通道高帶寬傳輸[2]。每一代的PCI Express都有多種規(guī)格(1X、2X、4X、8X、16X)，對(duì)應(yīng)不同的通道數(shù)。PCI Express最新一代接口是PCI Express 3.0，在最高的16X版本中，其比特率可達(dá)到8 GB/s，提高了數(shù)據(jù)保護(hù)性能，改善了數(shù)據(jù)傳輸效率，能至少滿足將來(lái)一段時(shí)間內(nèi)各種高速設(shè)備的要求。

2.1.1 PCI Express LogiCore的生成調(diào)用

Xilinx公司為其FPGA提供了一種可以生成PCI Express IP內(nèi)嵌硬核的解決方案。Virtex-7系列FPGA的PCI Express IP核實(shí)現(xiàn)了PCI Express 3.0協(xié)議，并向下兼容。該IP核配置不同時(shí),IP核與用戶接口位寬、所支持的通道寬度之間的關(guān)系如表1所示。其中，IP核速率均為2.5 Gb/s或5.0 Gb/s。

表1 IP核類型與用戶接口位寬、支持通道寬度的關(guān)系

PCI Express 3.0 IP核使用Packet(數(shù)據(jù)包)在各模塊間進(jìn)行通信。數(shù)據(jù)發(fā)送要相應(yīng)經(jīng)過(guò)物理層、數(shù)據(jù)鏈路層、事務(wù)層，且通過(guò)每一層都要打包，并添加必要的數(shù)據(jù)信息(如驗(yàn)證信息)[3]。在接收端，每一層的接收模塊都會(huì)對(duì)接收到的數(shù)據(jù)包進(jìn)行解析，去除在對(duì)應(yīng)層上添加的信息，然后發(fā)往下一層。這樣，設(shè)計(jì)者就可以在接收端的事務(wù)層看到發(fā)送端事務(wù)層的有效數(shù)據(jù)。此設(shè)計(jì)采用的軟件是Vivado 2016.3，芯片為Virtex7系列的XC7V690T，封裝型號(hào)為fft1761，速度等級(jí)選為-2。配置PCI Express IP Core完成后，生成Integrated Block for PCI-Express模塊。該模塊完全符合PCI Express的分層結(jié)構(gòu)，分為物理層，鏈路層和事務(wù)層。

該IP核模塊包括物理接口(PL)、事務(wù)接口(TRN)、配置接口(CFG)、外部傳輸接口(PCI EXP)和系統(tǒng)接口(SYS)。該模塊遵循PCI Express 3.0多層協(xié)議標(biāo)準(zhǔn)，完成了物理層、數(shù)據(jù)鏈路層和部分?jǐn)?shù)據(jù)層的通信功能。用戶在使用時(shí)該IP核時(shí)主要的注意事項(xiàng)是：按照PCI Express協(xié)議，設(shè)計(jì)好各控制和狀態(tài)端口的電平。

PCI Express 3.0總線有2種總線讀寫(xiě)方式，可編程的輸入/輸出(programmed input/output，PIO)方式讀寫(xiě)由軟件對(duì)寄存器進(jìn)行直接尋址來(lái)完成，這種操作消耗CPU資源。若使用PIO方式進(jìn)行大容量的數(shù)據(jù)讀寫(xiě)操作，需要CPU頻繁發(fā)起讀寫(xiě)請(qǐng)求，使CPU的資源占有率非常高。因此，PIO操作不適用于大數(shù)據(jù)量的高速板間通信。通常采用PIO方式，對(duì)FPGA的寄存器進(jìn)行讀寫(xiě)控制以及參數(shù)配置。

DMA是一種高速的數(shù)據(jù)傳輸方式，主要用于大數(shù)據(jù)量、成批交換數(shù)據(jù)的高速場(chǎng)合。在該模式下，CPU只需向DMA授權(quán)，然后由DMA控制器負(fù)責(zé)發(fā)起數(shù)據(jù)傳輸。一般情況下，數(shù)據(jù)傳輸完成后，通過(guò)中斷信息反饋到CPU，這樣在整個(gè)數(shù)據(jù)傳輸?shù)倪^(guò)程中并不需要CPU參與。與PIO方式相比，DMA大大減輕了CPU資源占用率。

2.1.2 DMA Engine設(shè)計(jì)

DMA Engine設(shè)計(jì)需要解決2個(gè)關(guān)鍵問(wèn)題：①完全、準(zhǔn)確接收任何高速設(shè)備輸出的數(shù)據(jù)；②減少整個(gè)高速系統(tǒng)傳輸過(guò)程中對(duì)CPU的干擾。針對(duì)這2個(gè)問(wèn)題，在接口處設(shè)計(jì)了FIFO作為緩存，以避免數(shù)據(jù)的丟失。在進(jìn)行DMA傳輸時(shí)，應(yīng)盡量使數(shù)據(jù)量大一些，減少中斷產(chǎn)生的次數(shù)[4]。在FPGA中，DMA引擎與PCIeIPCore、Tx Engine、RxEngine配合完成數(shù)據(jù)DMA模式的傳輸。

PCI Express系統(tǒng)邏輯整體設(shè)計(jì)框圖如圖1所示。下面將研究DMA Engine的實(shí)現(xiàn)過(guò)程。

圖1 PCI Express系統(tǒng)邏輯整體設(shè)計(jì)框圖

在PCI Express接口設(shè)計(jì)中，DMA Engine起到主控作用，在模塊中主要包含2個(gè)方面：①DMA控制的相關(guān)寄存器的定義;②DMA相關(guān)操作的控制中心。

DMA的相關(guān)寄存器，承擔(dān)著FPGA板卡和計(jì)算機(jī)之間的信息交互功能。本文將DMA寄存器映射到BAR1空間中。而B(niǎo)AR0空間用來(lái)定義PCI Express總線域地址，根復(fù)合體 Root Complex負(fù)責(zé)處理內(nèi)存地址到PCI Express總線地址之間的轉(zhuǎn)換。計(jì)算機(jī)需要操作BAR0空間的數(shù)據(jù)時(shí)，可以通過(guò)操作BAR0空間對(duì)應(yīng)內(nèi)存地址中的數(shù)據(jù)；設(shè)計(jì)中涉及的調(diào)試模式識(shí)別結(jié)果也是通過(guò)寫(xiě)B(tài)AR0空間的寄存器進(jìn)行傳遞的。只要系統(tǒng)啟動(dòng)，BIOS就會(huì)監(jiān)測(cè)設(shè)備所連的外設(shè)，而且按照配置空間頭中BAR空間的大小分配地址空間[5]。

本文中FPGA板卡使用Bus Master DMA的方式完成數(shù)據(jù)的交互[6]。DMA傳輸啟動(dòng)前，需要對(duì)BAR1中的DMA相關(guān)寄存器進(jìn)行配置，例如軟件復(fù)位、使能DMA中斷相關(guān)位、確定DMA傳輸?shù)牡刂泛蛿?shù)據(jù)量大小[7]；然后可以啟動(dòng)DMA，當(dāng)要求的數(shù)據(jù)量發(fā)送完畢后，DMA中斷發(fā)生，進(jìn)入中斷處理程序，轉(zhuǎn)存接收的數(shù)據(jù)，DMA傳輸任務(wù)完成。

2.1.3 上位機(jī)軟件研發(fā)

系統(tǒng)軟件架構(gòu)主要包括用戶交互界面、后臺(tái)存儲(chǔ)、后臺(tái)算法以及PCI Express驅(qū)動(dòng)4個(gè)模塊內(nèi)容。每個(gè)模塊具體完成的任務(wù)如下。

①用戶交互界面：為用戶提供一個(gè)可視化窗口和交互的平臺(tái)，可顯示戶參數(shù)配置及當(dāng)前頻環(huán)境信息、歷史數(shù)據(jù)等信息。

②后臺(tái)算法：包括前文中改進(jìn)的頻譜分配和頻譜決策算法，是優(yōu)化決策的核心部分。

③后臺(tái)存儲(chǔ)：包括通信數(shù)據(jù)存儲(chǔ)、決策案例存儲(chǔ)、用戶行為等各類數(shù)據(jù)存儲(chǔ)。決策成功的案例會(huì)存入歷史記錄表中，供后續(xù)決策過(guò)程參考[8]。

④PCI Express總線驅(qū)動(dòng)：驅(qū)動(dòng)PCI Express總線，使其PC端可使用，并按系統(tǒng)要求工作。

2.2 FPGA主板控制模塊設(shè)計(jì)

2.2.1 DDR3圖像數(shù)據(jù)緩存研究與實(shí)現(xiàn)

使用DDR3，將由上位機(jī)傳輸來(lái)的圖像數(shù)據(jù)全部緩存。由于DDR3的控制邏輯復(fù)雜，為了縮短工程人員的開(kāi)發(fā)周期，開(kāi)發(fā)人員只需要通過(guò)IP核選擇內(nèi)存芯片，并設(shè)置控制器的相關(guān)參數(shù)，便可自動(dòng)生成設(shè)計(jì)所需的RTL文件、用戶約束文件以及網(wǎng)表文件[9]。用戶通過(guò)更改一些接口，即可生成測(cè)試工程，并進(jìn)行DDR3讀寫(xiě)測(cè)試，設(shè)計(jì)將控制器的系統(tǒng)時(shí)鐘設(shè)置為800 MHz。

控制器由系統(tǒng)時(shí)鐘和復(fù)位模塊、用戶接口模塊、MIG IP核生成的控制器接口模塊組成。用戶接口是用戶控制DDR3的直接操作端口，需由用戶根據(jù)工程的數(shù)據(jù)量大小、數(shù)據(jù)位寬、數(shù)據(jù)速率、緩存深度等參數(shù)自行設(shè)計(jì)。用戶接口設(shè)計(jì)包括寫(xiě)數(shù)據(jù)、讀數(shù)據(jù)以及核控制模塊?？紤]到DDR3只包含一套地址結(jié)構(gòu)，因此讀、寫(xiě)不能同時(shí)進(jìn)行。用戶接口框圖如圖2所示。

圖2 用戶接口框圖

本設(shè)計(jì)采用讀寫(xiě)數(shù)據(jù)通道分開(kāi)的設(shè)計(jì)思想，對(duì)DDR3進(jìn)行時(shí)分操作。根據(jù)工程中數(shù)據(jù)量的大小和DDR3的容量大小計(jì)算讀寫(xiě)的時(shí)間，并按照這個(gè)時(shí)間產(chǎn)生外部切換信號(hào)，由外部切換信號(hào)來(lái)控制DDR3的讀寫(xiě)；根據(jù)切換信號(hào)，分別將讀寫(xiě)的命令、地址和數(shù)據(jù)發(fā)送給控制模塊；在控制模塊內(nèi)部通過(guò)FIFO緩存的方式完成數(shù)據(jù)的跨時(shí)鐘域處理，確保數(shù)據(jù)的完整性，以避免亞穩(wěn)態(tài)的產(chǎn)生[10]。

2.2.2 圖像讀取控制器設(shè)計(jì)

數(shù)據(jù)由上位機(jī)傳輸?shù)紽PGA板卡中的DDR3緩存之后，由圖像讀取控制器按照用戶初始化設(shè)置以及Camera Link協(xié)議穩(wěn)定讀出，再按要求輸出，完成設(shè)計(jì)要求。

本課題中，圖像讀取控制器設(shè)計(jì)包含2個(gè)內(nèi)核：分頻器與異步FIFO。分頻器產(chǎn)生模擬圖像源80 MHz同步時(shí)鐘，可以從PCI Express或者DDR3的用戶時(shí)鐘分頻得到。異步FIFO完成時(shí)鐘域的轉(zhuǎn)換，從FIFO輸入端的200 MHz時(shí)鐘域轉(zhuǎn)換至FIFO輸入端的80 MHz時(shí)鐘域，且異步FIFO還能起到臨時(shí)緩存圖像數(shù)據(jù)的作用。

例如模擬輸出分辨率為(1 728×2 352)ppi的圖像源，控制器最終輸出的是FVAL、LVAL、DATA以及CLK(80 MHz)這4組信號(hào)，這滿足Camera link接口協(xié)議；圖像幀率滿足60 fps，有嚴(yán)格的等待時(shí)間控制器，保證了相機(jī)幀率。

3 系統(tǒng)測(cè)試與分析

3.1 硬件測(cè)試

在整個(gè)系統(tǒng)設(shè)計(jì)完成之后，需要對(duì)系統(tǒng)進(jìn)行下板實(shí)際測(cè)試，確保圖像模擬源能高速、穩(wěn)定、有效地工作。連接X(jué)ilinx’s Virtex-7 XC7V690T FPGA板卡，在Vivado 2016.3平臺(tái)進(jìn)行實(shí)際測(cè)試。測(cè)試內(nèi)容如下：①基于PCI Express 3.0多層協(xié)議標(biāo)準(zhǔn)，測(cè)試上位機(jī)與FPGA板間通信情況，包括下發(fā)的數(shù)據(jù)測(cè)試和數(shù)據(jù)有效信號(hào)測(cè)試；②測(cè)試DDR3是否正確緩存數(shù)據(jù)，以及讀出數(shù)據(jù)控制器是否正常讀出數(shù)據(jù)；③測(cè)試模擬源Camera Link最終輸出標(biāo)準(zhǔn)，是否有效輸出FVAL、LVAL、DATA以及CLK信號(hào)這4組信號(hào)。

3.2 結(jié)果分析

本設(shè)計(jì)采用PCI Express 3.0 支持8X通道，用戶下傳數(shù)據(jù)端口dma_rd_data位寬256 bit，同步時(shí)鐘250 MHz，下傳數(shù)據(jù)有效信號(hào)dma_rd_valid。為方便測(cè)試，模擬源測(cè)試數(shù)據(jù)發(fā)送為從0累加、位寬為32 bit的疊加數(shù)據(jù)。數(shù)據(jù)從上位機(jī)下發(fā)至FPGA板卡，經(jīng)過(guò)多個(gè)控制器互相配合，使圖像數(shù)據(jù)緩存在DDR3中，然后進(jìn)入異步FIFO，最終按照Camera Link標(biāo)準(zhǔn)協(xié)議輸出。運(yùn)行系統(tǒng)后，由上位機(jī)軟件觸發(fā)開(kāi)始模擬圖像源，Vivado提供了FPGA片上調(diào)試工具ILA，可以捕獲和顯示實(shí)時(shí)傳輸信號(hào)。

由實(shí)際測(cè)試結(jié)果可知，從上位機(jī)下傳的數(shù)據(jù)信號(hào)dma_ra_data確實(shí)是從0累加的位寬為32 bit的數(shù)據(jù)，dma_ra_data位寬是256 bit，一次時(shí)鐘包含8個(gè)測(cè)試數(shù)據(jù)；dma_rd_valid在dma_ra_data有數(shù)據(jù)下傳時(shí)是高位，其余時(shí)間為低位，為正確的下傳數(shù)據(jù)有效信號(hào)。數(shù)據(jù)經(jīng)過(guò)DDR3緩存進(jìn)入異步FIFO待控制器讀出，最終的模擬源標(biāo)準(zhǔn)輸出數(shù)據(jù)從起始位00 000 000依次累加，而32 bit的輸出數(shù)據(jù)data又按照4路輸出分為Port_A、Port_B、Port_C、Port_D。每個(gè)數(shù)據(jù)口輸出8 bit數(shù)據(jù)，Port_A為高8 bit，Port_D為低8 bit。從異步FIFO讀出的數(shù)據(jù)是64 bit位寬，按照邏輯控制器分為兩次輸出，從而完成圖像源單次32 bit輸出。

FVAL在一幀圖像數(shù)據(jù)傳輸中一直為高，LVAL對(duì)應(yīng)每一行的圖像數(shù)據(jù)有效位。當(dāng)輸出分辨率為(1 728×2 352)ppi時(shí)，圖像數(shù)據(jù)一共1 728行。進(jìn)行每一行傳輸時(shí)，LVAL有效；在行與行的間隙時(shí)，LVAL無(wú)效，證明沒(méi)有傳輸有效圖像數(shù)據(jù)，但此時(shí)FVAL信號(hào)依舊有效，因?yàn)橐恢笔窃谝粠瑘D像傳輸期間。只有在FVAL與LVAL同時(shí)有效時(shí)，數(shù)據(jù)信號(hào)才是有效的圖像數(shù)據(jù)。圖像源輸出同步時(shí)鐘80 MHz，幀率為60 fps。經(jīng)分析，輸出信號(hào)完全滿足Camera Link標(biāo)準(zhǔn)協(xié)議，證明此高速模擬源功能測(cè)試正常。

4 結(jié)束語(yǔ)

基于PCI Express 3.0多層協(xié)議標(biāo)準(zhǔn)，完成了上位機(jī)PC與FPGA板間數(shù)據(jù)通信，設(shè)計(jì)了多個(gè)控制器，實(shí)現(xiàn)了圖像源在FPGA板卡上的緩存以及符合Camera Link標(biāo)準(zhǔn)協(xié)議的圖像數(shù)據(jù)輸出。通過(guò)Virtex-7 XC7V690T板級(jí)測(cè)試，證明了該圖像模擬源能高速、穩(wěn)定、有效地工作，能輸出滿足協(xié)議標(biāo)準(zhǔn)的圖像數(shù)據(jù)，數(shù)據(jù)同步時(shí)鐘為80 MHz，幀率達(dá)到60 fps。此高速圖像模擬源適用于視覺(jué)測(cè)量系統(tǒng)的研發(fā)，輸出的是確定圖像源，降低了外界干擾，提高了成本效益，能更方便地測(cè)試采集到的圖像數(shù)據(jù)是否正確。

[1] 申春龍，余樂(lè)，張紅彬,等.基于PCI總線的瞬態(tài)延遲脈沖發(fā)生器[J]．自動(dòng)化儀表，2017,38(3)：55-57.

[2] 嚴(yán)振杰，俞磊，周鵬成. AP1000無(wú)線通信系統(tǒng)電磁兼容性試驗(yàn)設(shè)計(jì)[J]．自動(dòng)化儀表，2017,38(2)：82-85.

[3] 董旭明，李志斌.計(jì)算機(jī)視覺(jué)在并聯(lián)機(jī)器人運(yùn)動(dòng)學(xué)標(biāo)定中的應(yīng)用[J]．自動(dòng)化儀表，2016,37(5)：16-19.

[4] 王學(xué)東．基于PCI-E總線的高速數(shù)據(jù)傳輸與存儲(chǔ)的系統(tǒng)設(shè)計(jì)[D]．北京：北京郵電大學(xué)，2015．

[5] 付慧琳，劉芳，鄧友燕.C++與Matlab混合編程模式的研究與實(shí)現(xiàn)[J]．電子科技，2015，27(11)：73-75.

[6] 王聰，王彬，薛潔,等.基于PCIe總線協(xié)議的設(shè)備驅(qū)動(dòng)開(kāi)發(fā)[J]．信息技術(shù)，2015,22(3)：32-35.

[7] 李晃．高速數(shù)據(jù)傳輸測(cè)試系統(tǒng)的設(shè)計(jì)與研究[D]．西安：西安電子科技大學(xué)，2015.

[8] ORLIC V,DUKIC M.Algorithm for automatic modulation classificationin multipath channel based on sixth-order cumulants[J]. TELSIKS，2014,13(12):423-426.

[9] AVCI E,AVCI D.The performance comparison of discrete wavelet neura lnetwork and idscrete waveleta daptive net work based fuzzy inference system for digital modulation recognition[J].Expert Systems with Applications,2008,35(1-2)：90-101.

[10]朱偉杰．基于FPGA的高速數(shù)據(jù)傳輸平臺(tái)構(gòu)建——應(yīng)用于WiGig芯片測(cè)試系統(tǒng)[D]．成都：電子科技大學(xué)，2014．

Research and Implementation of High-Speed Image Simulation Resource

TANG Rui1,2，YAO Yuancheng1,2，QIN Mingwei1,2

(1.School of Information Engineering，Southwest University of Science and Technology，Mianyang 621010，China；2.Robot Technology Used for Special Environment Key Laboratory，Mianyang 621010，China)

Aming at the probelm of the development and verification of vision measurement system,an image simulation resource with high stability,high transmission capacity and high anti-interference capability has been designed. According to different application scenarios,the image simulation resource output simage data that meet the corresponding requirements,and the user can choose the image format such as resolution and frame rate for output.The PCI Express 3.0 bus standard protocol is used to realize the high-speed transmission of image source from PC to FPGA. The configuration parameters are transmitted through register channel of direct memory access(DMA) slave mode,and the large capacity image data source is transmitted through the high-speed data channel of DMA master mode. Multiple controllers are designed to complete the cache of image data in SDRAM DDR3,and output image data in accordance with Camera Link protocol standard. The result of FPGA board-level test shows that the synchronization clock for image data transmission between PC and FPGA reaches 250 MHz,the bit width is 256 bit,the synchronization clock for image simulation resource output is 80 MHz,the frame rate is up to 60 fps,and there is still potential for improvement as well.The data format meets the standard of Camera Link and this proves the correctness of this image simulation resource,which will contribute to the development of a variety of visual measurement systems with extensive applicationvalue.

Vision measurement； Image simulation resource； FPGA； Host computer； Direct memory access(DMA)； Controller； Camera standard link

國(guó)家重大科學(xué)儀器設(shè)備開(kāi)發(fā)項(xiàng)目(2016YFF0104003)

唐瑞(1994—)，男，在讀碩士研究生，主要從事FPGA高速并行信號(hào)處理方向的研究。E-mail：tangrui_w@foxmail.com。 姚遠(yuǎn)程(通信作者)，男，學(xué)士，教授，主要從事雷達(dá)無(wú)線電方向的研究。E-mail:yaoyuancheng@swust.edu.cn。

TH7;TP332

A

10.16086/j.cnki.issn1000-0380.201708010

修改稿收到日期:2017-06-25