基于DSP的聲壓與振動數(shù)據(jù)采集系統(tǒng)的設計

肖邵予

(中國艦船研究設計中心 船舶振動噪聲重點實驗室，武漢 430064)

基于DSP的聲壓與振動數(shù)據(jù)采集系統(tǒng)的設計

肖邵予

(中國艦船研究設計中心 船舶振動噪聲重點實驗室，武漢 430064)

針對傳統(tǒng)數(shù)據(jù)采集系統(tǒng)功能單一，抗干擾能力差，精度低，內存小，速度慢無法處理大量數(shù)據(jù)的問題，設計了一款基于DSP處理器的聲壓與振動數(shù)據(jù)采集系統(tǒng)；儀器內置的FPGA保障了高速數(shù)據(jù)采集，DSP處理器和大容量DDR2存儲器使得系統(tǒng)可以不依賴上位機而直接在設備底層進行FFT計算，以太網接口有效地提高了數(shù)據(jù)傳輸?shù)陌踩院涂煽啃?；環(huán)境試驗結果顯示該系統(tǒng)性能穩(wěn)定，適用于如高溫、低溫、鹽霧、高沖擊等惡劣環(huán)境下的數(shù)據(jù)采集，可以滿足聲壓和振動信號的采樣和分析要求。

數(shù)據(jù)采集；惡劣環(huán)境；以太網

0 引言

在飛機、汽車、大型船舶、精密機床、工業(yè)測量等領域，對設備狀態(tài)的及時有效的的監(jiān)測是一項重要而復雜的工作。例如在水下環(huán)境中，潛艇的聲壓和振動就是非常重要的性能指標[1]。對振動信號進行采集和分析可以實現(xiàn)危險預報、故障診斷、性能分析等多項功能。而傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)囿于成本，大都采用8位或16位的ADC，分辨率較低；主控單元通常用低端的MCU，內存小，無法存儲大量的數(shù)據(jù)，加之CPU的主頻不高，難以應對高速數(shù)據(jù)采集，更無法處理大量數(shù)據(jù)運算(如FFT 、IFFT等)。

隨著半導體技術和信息技術的迅速發(fā)展，數(shù)字信號處理器的性能越來越強，速度越來越快，功能也日益豐富。由于DSP的快速發(fā)展有效地彌補了傳統(tǒng)的微控制器的不足，本項目采用FPGA和TI公司的C6000系列高性能DSP處理器作為數(shù)控核心，每臺設備有5個卡槽，每個卡槽可以連續(xù)監(jiān)測8個通道，并且內置完善的EMC和ESD保護電路，提供多通道同步采集、振級、聲壓級、數(shù)據(jù)列表、時域波形、頻譜圖、1/3倍頻程譜、事件觸發(fā)等監(jiān)測和分析功能。此外，本系統(tǒng)配套的上位機軟件操作簡單功能豐富，可設置時域采集參數(shù)和頻域計算參數(shù)，用戶既可以按默認配置運行上位機軟件，也可以手動設置各個參數(shù)。上位機可以在無人值守的情況下自動搜索設備并啟動采集，無需額外的繁瑣操作。采集到的數(shù)據(jù)也會自動保存，用戶可以根據(jù)需要查詢各個時段的時域和頻域數(shù)據(jù)。

1 系統(tǒng)硬件設計

設備硬件由前端調理電路、高精度模/數(shù)轉換電路、數(shù)字單元、時鐘電路、通訊接口電路和電源等部分組成。FPGA負責前端光耦和ADS1278的控制，以及與上位機軟件的通信，DSP處理器專注于信號處理。傳感器輸出的信號經過前端的運放電路調理后輸入到ADC進行模數(shù)轉換。儀器完全由基于Windows的上位機軟件通過LAN總線操作，使系統(tǒng)能夠實現(xiàn)遠程控制和數(shù)據(jù)讀取。儀器還內置EMI濾波器以防止浪涌電壓沖擊對設備的損壞，保障儀器在工業(yè)環(huán)境中的正常使用。系統(tǒng)結構框圖如圖1所示。

圖1 系統(tǒng)框圖

1.1 調理電路

前端調理電路在數(shù)據(jù)采集系統(tǒng)中有著至關重要的作用。如果信號在輸入到模數(shù)轉換器之前沒有經過合理的處理，例如電路中沒有緩沖級，那么信號就會在前級產生不小的損耗，若高頻噪聲沒被濾除就會疊加到實際信號中，這些情況都會嚴重地影響到ADC采集的精度和系統(tǒng)的動態(tài)范圍，因此在信號輸入到ADC之前必須經過必要的處理才能進行采集。

在本設備中，前端調理電路由TI公司的高精度運放OPA140與低功耗差分運放THS4521組成。其中，OPA140用作電壓跟隨器[2]以提高輸入阻抗，正負15V供電，THS4521輸出差分信號以獲得最優(yōu)性能，正5V供電。為改善信號調理的精度，電路中的電阻電容等元件均為高精密器件。設計了低通濾波器，可以有效地消除高頻噪聲進入采集單元。信號的切換采用高可靠性的光耦以降低功耗，且光耦的噪聲低，非常適合在調理電路中做切換。傳感器的信號首先經光耦切換至電壓跟隨器中，經過緩沖后輸入到THS4521進行濾波降噪和差分輸出[3]。根據(jù)采集需求，每通道共有直流、交流和ICP三種耦合方式，且每通道都有各自的ICP電源，互不干擾。調理電路如圖2所示。

圖2 前端調理電路框圖

1.2 模數(shù)轉換電路

對數(shù)據(jù)采集系統(tǒng)而言，除了具備高精度的前端信號調理電路外，采樣速度、分辨率、動態(tài)范圍、帶寬、量程、采集的信號類型、接口協(xié)議等參數(shù)都是設計者必須考慮的問題[4]，而這些參數(shù)都直接與模數(shù)轉換器有關，因此一個符合需求的模數(shù)轉換器也是最重要的器件之一。本項目采用的ADC為24位工業(yè)級模數(shù)轉換器ADS1278，采樣率最高144kSPS，支持8通道同步采集，且每個通道可獨立開啟或關閉，互不影響。ADS1278內部集成有8個獨立的6階斬波穩(wěn)定調制器、低紋波線性相位FIR濾波器、輸入多路復用器等功能。ADS1278使用方法簡單，可直接配置相應的I/O口來操作它，省去了繁瑣的對寄存器編程操作。ADS1278的工作模式由MODE[1:0]兩根引腳設定，共有高速、高分辨率、低功耗和低速4種模式可供選擇。ADS1278轉換的噪聲小，信噪比很高因而滿足了聲壓和振動信號的采集需求。

ADS1278轉換后的數(shù)據(jù)通過串行接口輸出，并支持SPI和Frame-Sync兩種接口協(xié)議。每個通道的數(shù)據(jù)可以通過各自通道的DOUT引腳并行輸出，或者所有通道的數(shù)據(jù)通過DOUT1串行輸出。接口協(xié)議和數(shù)據(jù)輸出格式的選擇是由FORMAT[2:0]引腳確定。在TDM數(shù)據(jù)輸出模式中，數(shù)據(jù)的輸出順序可以選擇固定位置格式或動態(tài)位置格式。在固定位置格式下，所有通道的數(shù)據(jù)嚴格按通道順序輸出，其中已關閉的通道會強制輸出0并占據(jù)數(shù)據(jù)流里相應的位置；在動態(tài)位置格式下，被關閉的通道將不產生數(shù)據(jù)輸出，即輸出的數(shù)據(jù)流全部是已開啟通道的有效數(shù)據(jù)?？紤]到本系統(tǒng)的數(shù)據(jù)量較大，因此采用效率更高的時分復用動態(tài)位置格式和Frame-Sync接口協(xié)議。ADS1278與FPGA的連接如圖3所示。

圖3 ADS1278與FPGA的連接

電源的穩(wěn)定性直接關系到模數(shù)轉換器的工作狀態(tài)。在本系統(tǒng)中，為向ADS1278穩(wěn)定地供電，ADS1278的所有電源網絡均配置了完善的濾波電路。ADS1278的AVDD為5 V，IOVDD為3.3 V，由于用到了144kSPS的最高采樣率，故DVDD為2.1 V。

一個高性能的電壓基準對精密數(shù)據(jù)采集系統(tǒng)是必不可少的[5]。為此，本系統(tǒng)專門搭載了低溫漂、超低噪聲的ADR440B作為基準源，其噪聲低至1.2 μVp-p，溫漂低至3 ppm/℃。可在-40～125 ℃的寬溫度范圍內工作。為避免干擾，ADR440B在PCB上布局靠近ADS1278，且周圍沒有其他的走線。

1.3 數(shù)字單元

本系統(tǒng)的數(shù)字單元由FPGA和DSP組成。其中，F(xiàn)PGA負責前端ADS1278數(shù)據(jù)的讀取和控制，DSP則專注于數(shù)據(jù)的處理。DSP通過集成的uPP(通用并行接口)與FPGA通信，保障了數(shù)據(jù)的高速傳輸。

由于艦船的結構特殊，構造范圍廣，監(jiān)測點分散在各處，很多監(jiān)測項目又具有實時性的特點，因此對于各部位監(jiān)測數(shù)據(jù)需要非常準確的時間同步，即所有的通道都應在同一個時刻采集，一旦出現(xiàn)微小偏差，不僅會造成監(jiān)測結果的不準確，還嚴重影響了對艦船狀態(tài)的研究分析，后果很嚴重。因此，為了實現(xiàn)同步，每個卡槽的FPGA和ADS1278均使用由設備統(tǒng)一提供的高精度的同步時鐘信號；DSP使用外接的24 MHz工業(yè)級晶振，且擴展了Flash和DDR存儲器。FPGA與DSP的連接如圖4所示。

圖4 FPGA與DSP的連接

1.4 通信接口

本系統(tǒng)通過以太網實現(xiàn)下位機與上位機的數(shù)據(jù)交互。PHY芯片采用100 Mb/s的W5300。該芯片內部集成10/100 M以太網控制器，支持固件TCP/IP協(xié)議，適用于高性能的嵌入式領域，與FPGA采用8/16位并行總線接口。根據(jù)通信需求，W5300配置為16位數(shù)據(jù)總線直接地址模式。此外，為滿足IEEE 802.3電氣隔離要求，無失真地傳輸以太網信號，通信接口電路中還配備了網絡變壓器電路[6]。FPGA與W5300的連接如圖5所示。

圖5 FPGA與W5300連接圖

2 軟件設計

2.1 數(shù)據(jù)通信

本系統(tǒng)要求數(shù)據(jù)實時上傳，因此以太網能否順利傳輸數(shù)據(jù)很重要。以8通道，144 kSPS采樣率(此為最大數(shù)據(jù)量的配置)為例，每個卡槽每秒采集到的數(shù)據(jù)量為8×24×144 000 = 27.648 Mb/s，遠低于100 Mb/s，因此以太網完全滿足本系統(tǒng)的數(shù)據(jù)傳輸需求。

由于嵌入式系統(tǒng)對實時性要求較高，故系統(tǒng)采用速度較快的UDP網絡協(xié)議。通信過程中，時域數(shù)據(jù)包與頻域數(shù)據(jù)包的長度和編碼格式不同以便上位機軟件識別與解析。

2.2 軟件流程

本系統(tǒng)的底層代碼設計包括DSP和FPGA兩部分。其中，F(xiàn)PGA負責原始數(shù)據(jù)的采集，并將原始數(shù)據(jù)傳輸?shù)缴衔粰C和DSP。DSP則專注于頻域處理并將計算后的結果回傳至FPGA。

設備上電后，DSP配置uPP為接收端以便接收來自FPGA的配置命令或采樣數(shù)據(jù)；FPGA則初始化網口，并默認配置ADS1278為144 k采樣率，所有通道全部使能和交流輸入模式。此后就等待上位機發(fā)出命令。若收到配置命令，則執(zhí)行相應的命令；若收到開始采集命令，則開始采集并實時上傳數(shù)據(jù)。DSP每隔10分鐘對10秒內的數(shù)據(jù)進行處理，待FFT計算完成后再將數(shù)據(jù)回傳到FPGA，隨后FPGA將頻域數(shù)據(jù)分包上傳至上位機。

因數(shù)據(jù)量較大，為了使FPGA與DSP之間的數(shù)據(jù)傳輸效率更高，不僅采用了uPP并行口，而且還開啟了DSP自帶的DMA功能以搭配uPP接口傳輸數(shù)據(jù)，使得CPU不用干預uPP的數(shù)據(jù)傳輸過程，將資源分配于其他的任務，顯著地減輕了CPU的負擔。此外，為了優(yōu)化DSP的程序，底層軟件針對系統(tǒng)的存儲空間和程序要實現(xiàn)的功能，合理地分配了內存空間。程序流程圖如圖6所示。

圖6 程序流程圖

2.3 算法改進

在底層軟件中進行FFT計算是本系統(tǒng)的一大特色功能。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)都是在上位機做頻域計算，不僅對PC配置要求高，耗費資源，而且使得上位機軟件體積龐大，開發(fā)和維護復雜[7]。為改善這種不足，本項目將頻域計算移到專門配備的高性能DSP處理器中，并開發(fā)了改進型的高效率FFT算法。

傳統(tǒng)的FFT算法通常假定輸入是復數(shù)輸入[8]，然而很多實際應用中只有時域的實數(shù)數(shù)據(jù)輸入，如ADC采集到的就只有時域數(shù)據(jù)。解決這個問題的典型辦法是將長度為N的實輸入信號擴充為長度為N，虛部為0的復輸入信號。

xreal= { 1, 2, 3, ... }

xcplx= { 1, 0, 2, 0, 3, 0, ... }

這種方法簡單但明顯效率不高。為提高頻域計算的效率，特在底層軟件開發(fā)了無須擴充輸入信號序列的算法，該算法主要有兩大優(yōu)勢——節(jié)省存儲空間和縮短計算時間。

改進型算法中，假定g(n)是一個長度為N個點的實序列(N是偶數(shù))，要得到長度為N的復FFT結果，只需用到長度為N/2的FFT計算。具體步驟如下：

1) 構建長度為N/2個點的復數(shù)值序列x(n) =x1(n) +jx2(n)，其中，x1(n) =g(2n)，x2(n) =g(2n+1)；

2)對復數(shù)值序列x(n)做N/2點的復FFT計算，得到X(k)=FFT{x(n)}；

3)經過額外的運算，從X(k)得到G(k)，

Gr(k)=Xr(k)Ar(k)-Xi(k)Ai(k)+Xr(N/2-k)Br(k)+Xi(N/2-k)Bi(k)，

Gi(k)=Xi(k)Ar(k)+Xr(k)Ai(k)+Xr(N/2-k)Bi(k)-Xi(N/2-k)Br(k)，

其中，k= 0, 1, ...,N/2-1，X(N/2)=X(0)，A(k)和B(k)分別是正弦系數(shù)和余弦系數(shù)。

上式只計算了G(k)的前N/2個點，因為實序列的FFT具有對稱性，G(k)余下的N/2個點可按如下公式計算；

Gr(N/2) =Xr(0)-Xi(0)

Gi(N/2) = 0

Gr(N-k) =Gr(k)，k= 1, 2, ...,N/2-1

Gi(N-k) =-Gi(k)

經過以上步驟，一個完整的N點FFT計算就已完成。

2.4 上位機軟件

本數(shù)據(jù)采集系統(tǒng)有配套的上位機軟件，因而用戶可以遠程控制設備的運行和讀取數(shù)據(jù)。上位機軟件實時存儲測量數(shù)據(jù)，即使因斷電導致監(jiān)測中斷，中斷之前的數(shù)據(jù)也會自動保存。軟件具有定時測量功能，用戶可以根據(jù)實際需要提前設好測試參數(shù)與間隔時間，讓儀器在無人值守下自動定時測量，為監(jiān)測提供方便?？够鞛V波器可實時關閉、打開，缺省以分析頻率抗混，可實時編輯抗混頻率。上位機軟件截圖如圖7和圖8所示。

圖7 時域波形截圖

3 試驗結果與分析

為了驗證系統(tǒng)的性能，進行了本底噪聲測試、DC電壓測試、AC電壓測試、通道串擾測試、IEPE測試、共模抑制比測試等多組試驗。

設備運行在52 kHz采樣率時，以PCB手持式校準儀作為振動源，振源為有效值1 g，頻率159.2 Hz的正弦信號，以PCB振動傳感器352C33作為信號輸入源，其靈敏度為101.2 mV/g。測量數(shù)據(jù)如表1所示。

表1 IEPE測試數(shù)據(jù)

CMRR(共模抑制比)測試，輸入正負極短接作為共模信號輸入正極，設備地作為共模信號的負極，標準信號源輸入1 kHz信號，以最大不失真信號的有效值為準，將采集顯示的不失真最大有效值與實際信號源輸入的有效值對比，取20常用對數(shù)，即為共模抑制比。CMRR測試數(shù)據(jù)如表2所示。

表2 共模抑制比測試數(shù)據(jù)

由以上表格數(shù)據(jù)可見，本系統(tǒng)采集精度高，線性度好，實現(xiàn)了穩(wěn)定的振動信號采集。

4 結論

普通的數(shù)據(jù)采集系統(tǒng)在高溫、低溫或鹽霧等惡劣環(huán)境下采集精度不高甚至不能運行。相較于普通的數(shù)據(jù)采集系統(tǒng)，本系統(tǒng)更注重功能的多樣性以及在惡劣環(huán)境下的可靠性和精度。在硬件方面，本系統(tǒng)全部使用工業(yè)級芯片和精密器件(如精密電阻和工業(yè)級基準源芯片)，并有相應的防潮防沖擊等工藝，通過嚴格的環(huán)境試驗表明這些器件和工藝確保了每個物理環(huán)節(jié)在惡劣環(huán)境下都能正常運行。在軟件方面，頻域數(shù)據(jù)的計算由設備底層的DSP處理器完成，并且為了提高程序的效率還改進了FFT的算法，使得上位機軟件能夠免去繁瑣的FFT計算，減輕了上位機的負擔。上位機軟件高度智能化，占用資源少，可以在無人值守時自動保存并分析數(shù)據(jù)，無需額外的操作。實驗結果表明，本套數(shù)據(jù)采集系統(tǒng)有著出色的性能和可靠性，操作簡單功能豐富，能在惡劣的環(huán)境下穩(wěn)定地運行，具有重要的工程實際應用價值。

[1] 陳志敏，黃映云，彭 敏，周音.基于ADAMS的船舶隔振系統(tǒng)性能研究[J]. 振動與沖擊，2007，26(8)：101 - 103.

[2] 申 晶,張曉林.一種低功耗CMOS并行雙頻低噪聲放大器[J].吉林大學學報(工學版), 2013, 43(2):485 - 490.

[3] 陳軼旭，李儒章，石立春.一種用于Σ—Δ A/D轉換器的運算放大器設計[J].微電子學，2011，41(1)：27 - 33.

[4] 朱康生，洪贏政，黃 斌. ADS1278在高精度數(shù)據(jù)采集系統(tǒng)中的應用[J]. 電子設計工程, 2009，17(4): 24 - 28.

[5] 許育森,胡 煒.一種新型全CMOS低功耗基準源的設計[J].微電子學,2013,43(6):742-746.

[6] 李 玨，趙繼德. 一種工業(yè)控制數(shù)據(jù)采集系統(tǒng)硬件平臺設計[J].計算機測量與控制，2009,17(8):1648 - 1650

[7] 應 龍，何 琳，黃映云，汪玉. 限位器對隔振系統(tǒng)抗沖擊性能的影響[J].振動與沖擊，2005，24(2)：71-76.

[8] 李維嘉，曹青松. 船舶振動主動控制的研究進展與評述[J].中國造船. 2007，48(2):68 - 79.

Design of Data Acquisition System Based on DSP for Acoustic Pressure and Vibration

Xiao Shaoyu

(Key Laboratory of Ship Vibration and noise, China Shipbuilding Research and Design Center, Wuhan 430064,China)

In view of the deficiencies such as single functionality, poor anti-interference ability, low precision, small memory space and low speed of traditional data acquisition systems, a DSP-based data acquisition system for acoustic pressure and vibration was developed to cope with this problem. A built-in FPGA inside the instrument ensured the high-speed data acquisition, and the combination of DSP and DDR2 made the system can get efficient FFT computation from the embedded software rather than the program running on the remote host. Furthermore, the Ethernet protocol greatly improved the reliability and safety during data transfer progress. The result of environment test showed that the data acquisition system had a stable performance and was especially suitable for the applications in severe conditions such as high temperature, low temperature, sharp shock, salt spray environment, and completely met the requirements of sampling and analyzing acoustic pressure and vibration signals.

data acquisition; severe environment; Ethernet

2016-12-22；

2017-02-06。

肖邵予(1979-)，男，主要從事振動噪聲與控制方向的研究。

1671-4598(2017)07-0209-04

10.16526/j.cnki.11-4762/tp.2017.07.052

TP274

A