基于CPLD的多路數(shù)字信號復接分接技術與實現(xiàn)

曾舒婷，嵇孝明，徐黃濤

(南京大學 金陵學院，江蘇 南京 210000)

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基于CPLD的多路數(shù)字信號復接分接技術與實現(xiàn)

曾舒婷，嵇孝明，徐黃濤

(南京大學 金陵學院，江蘇 南京 210000)

為提高數(shù)字通信系統(tǒng)的信道利用率及準確率，文中提出了一種8路數(shù)字信號的復接分接系統(tǒng)設計方案。方案主要采用乒乓操作解決低速數(shù)據(jù)采集高速輸出的數(shù)據(jù)丟失問題。并且基于QuartusII 11.0軟件完成了方案的復接分接系統(tǒng)設計與仿真，通過在 Altera的EPM570T100C5N芯片上進行測試。實驗結果表明，設計正確且穩(wěn)定，可應用于多路數(shù)字信號通信的實驗教學。

多路數(shù)字信號；復接；解復接；CPLD

以往數(shù)字復接分接系統(tǒng)大多采用ASIC設計，設計電路流程長，且成本過高[1]。而CPLD為可編程數(shù)字電路，采用CPLD實現(xiàn)復接分接系統(tǒng)，便于修改電路結構，增強了設計靈活性，并節(jié)省了系統(tǒng)資源[2]。本文提供了一種8路數(shù)字信號復接與分接的實現(xiàn)方法。其中數(shù)字信號復接，采用時分復用的方式，實現(xiàn)了8個支路數(shù)字信號的復接。數(shù)字信號分接，采用幀同步方法，將復接后的數(shù)字信號分解成各個支路的信號[3-6]。

1 多路數(shù)字信號復分接器系統(tǒng)設計

多路數(shù)字信號復分接器系統(tǒng)設計要求實現(xiàn)64 kHz的 8路8 bit數(shù)字信號的復接，并在分接電路中實現(xiàn)512 kHz幀數(shù)據(jù)8路8 bit的數(shù)據(jù)分解，其中一路用來傳輸幀同步數(shù)據(jù)。

多路數(shù)字信號擬采用按字節(jié)復用的方法，每次復接每個支路的一位碼，復接以后的碼序列為第1個8 bit數(shù)據(jù)為第一路數(shù)據(jù)，第2個8 bit數(shù)據(jù)為第二路數(shù)據(jù)，以此類推。多路數(shù)字信號分接器擬采用幀頭為10011011的巴克碼，巴克碼是一種具有特殊規(guī)律的二進制碼組,它的取值為+1、-1組成的非周期序列。它具有尖銳的局部自相關函數(shù)，因而在接收端較容易識別[2]。

數(shù)字復接系統(tǒng)分為3個模塊：分頻器，復接器及分接器。Altera的EPM570T100C5N芯片系統(tǒng)時鐘是16.384 MHz，而復接器及分接器使用的頻率是512 kHz和64 kHz，首先要進行分頻。復接模塊輸入7路數(shù)據(jù)信號和1路同步信號，復接成64 bit的幀數(shù)據(jù)，并以512 kHz頻率輸出。分接模塊輸入512 kHz頻率的64 bit的幀數(shù)據(jù)，并分解成7路數(shù)據(jù)信號。

2 多路數(shù)字信號復接器設計與仿真

復接器設計方案如下，首先對7路串行數(shù)字信號按字節(jié)復接，然后將數(shù)據(jù)緩存在2個64 bit的FIFO中，并采用乒乓操作實現(xiàn)對數(shù)據(jù)的緩沖。最后通過發(fā)送模塊將數(shù)據(jù)復接為64 bit的幀數(shù)據(jù)，其中幀同步碼為“10011011”。復接器包括3個模塊：多路數(shù)字信號接收模塊、數(shù)據(jù)緩存模塊以及幀數(shù)據(jù)發(fā)送模塊。

2.1 多路數(shù)字信號接收模塊

模塊流程分為3步，首先識別數(shù)據(jù)的標志位sign，當接收到有效數(shù)據(jù)時，計數(shù)器便開始計數(shù)；并且不斷采集數(shù)據(jù)，當采集完8 bit信號之后；發(fā)送一個控制信號使得下一個模塊可以開始工作。接收模塊仿真圖如圖1所示。

圖1 多路數(shù)字信號接收模塊仿真圖

模塊的輸入信號：64 kHz(clk_1)的時鐘頻率；7路數(shù)據(jù)輸入data n；7路數(shù)據(jù)的標志位輸入sign n。

模塊的輸出信號：各支路接收的8 bit移位數(shù)據(jù)dn，如：第一支路的8 bit移位數(shù)據(jù)為d1；各支路實際數(shù)據(jù)的開始標識dcn，如：第一支路的實際數(shù)據(jù)的開始標識為dc1；還有7個標識符，用來標識各自支路在這一次成幀過程中是否有實際數(shù)據(jù)傳入fn；若移位寄存器滿8 bit，則通過控制信號signa通知數(shù)據(jù)緩存模塊準備開始緩存數(shù)據(jù)。

2.2 數(shù)據(jù)緩存模塊

模塊采用乒乓操作[7-9]，當前模塊的控制信號到來的時候，初始化所有有效數(shù)據(jù)后。運用一個標志符號位，控制數(shù)據(jù)存儲的目的地，并建立2個寄存器組用于交替存放并行數(shù)據(jù)，使之組成一幀。當一個緩沖池數(shù)據(jù)完成存儲時，標志位翻轉，并控制在下一次將數(shù)據(jù)輸入另一個緩沖池，運行模塊間的連接性，可以將之前存儲完成的緩沖池的數(shù)據(jù)釋放出去。數(shù)據(jù)緩存模塊仿真圖如圖2所示。

圖2 數(shù)據(jù)緩存模塊仿真圖

模塊的輸入信號為多路數(shù)字信號接收模塊的輸出。

模塊的輸出信號：控制信號signset；幀寄存器組count[63:0]，count1[63:0]。

2.3 幀數(shù)據(jù)發(fā)送模塊

模塊接收來自數(shù)據(jù)緩存模塊的數(shù)據(jù)，加入幀同步信號[13-15]，并在512 kHz時鐘驅動下，幀數(shù)據(jù)按照計數(shù)器的數(shù)值不斷串行發(fā)送幀數(shù)據(jù)。幀數(shù)據(jù)發(fā)送模塊仿真圖如圖3所示。

圖3 幀數(shù)據(jù)發(fā)送模塊仿真圖

當signset==1時，count[63:0]為有效發(fā)送端，通過計數(shù)器與時鐘，以此在data數(shù)據(jù)線上發(fā)送數(shù)據(jù)，反之，則為count1[63:0]為有效發(fā)送端。模塊完成在512 kHz時鐘驅動下的幀數(shù)據(jù)發(fā)送，這樣8路數(shù)字信號復接成功。

2.4 復接器整體仿真

復接器整體仿真圖如圖4所示。

圖4 復接器整體仿真圖

復接器輸入：CLK(16.384 MHz)，rst復位，7支路信號sign1～7及數(shù)據(jù)data1～7，各支路的數(shù)據(jù)都為：10000000。復接器輸出串行數(shù)據(jù)：10011011_10000000_10000000_10000000_10000000_10000000_10000000_10000000。

3 多路數(shù)字信號分接器設計與仿真

分接器設計方案如下；首先檢測幀頭；幀頭檢測成功后開始按字節(jié)接收幀數(shù)據(jù)，并分別將7路8 bit數(shù)據(jù)分別存儲；最后在64 kHz的時鐘頻率下輸出分接數(shù)據(jù)。分接器包括3個模塊：幀同步模塊、串轉并緩存模塊以及各支路數(shù)據(jù)發(fā)送模塊。

3.1 幀同步模塊

模塊采用幀頭為10011011的巴克碼，通過有限狀態(tài)機識別幀頭，檢測完畢后通過幀標志frame_flag標識。實現(xiàn)幀同步方法是在發(fā)送端預先規(guī)定的時隙插入一組特殊的雄武的幀同步碼組；在接收端由幀同步檢測電路檢測碼組以保證收發(fā)同步[10-12]。幀同步模塊仿真圖如圖5所示。

圖5 幀同步模塊仿真圖

模塊的輸入信號為輸入時鐘512 kHz、64 kHz、sda數(shù)據(jù)碼流，sda為8路8 bit數(shù)據(jù)復接成一路512 kHz的幀數(shù)據(jù)。模塊的輸出信號為幀標志frame_flag。

3.2 串轉并緩存模塊

模塊采取移位操作，將64 bit幀數(shù)據(jù)在512 kHz的時鐘驅動下，按位接收各支路的8 bit數(shù)據(jù)，并通過slotn_flag區(qū)分不同支路的數(shù)據(jù)。模塊主要通過移位實現(xiàn)串并轉換。

3.3 各支路數(shù)據(jù)發(fā)送模塊

模塊將串轉并緩存模塊輸出的各支路的8 bit數(shù)據(jù)按位輸出，通過標志位區(qū)分各路數(shù)據(jù)。各支路數(shù)據(jù)發(fā)送模塊仿真圖如圖6所示。

圖6 各支路數(shù)據(jù)發(fā)送模塊仿真圖

模塊輸入信號，flagn表示第n組數(shù)據(jù)正在傳輸；dn中存放第n組數(shù)據(jù)的數(shù)值。

模塊輸出信號：chn_out為第n路串行輸出信號。

3.4 分接器整體仿真

將分接器的3個模塊幀同步模塊、串轉并緩存模塊以及各支路數(shù)據(jù)發(fā)送模塊集成仿真，結果正確。分接器整體仿真圖如圖7所示。

圖7 分接器整體仿真圖

分接器輸入sda輸入的8路數(shù)據(jù)為10011011_00000001_00000010_00000011_00000100_00000101_00000110_00000111。從仿真結果看分接器輸出的7路數(shù)據(jù)正確。

4 多路數(shù)字信號復分接器硬件實現(xiàn)

設計使用Altera的EPM570T100C5N芯片，在QuartusII11.0開發(fā)平臺上使用Verilog HDL對各模塊設計仿真。下載到芯片后，分別輸出7路數(shù)字信號，通過示波器觀察復接信號如圖8所示，復接后的信號為10011011_10010010_01110010_00111001_10101011_00010000_01010100_10001101。

圖8 復分接器示波器采集圖

5 結束語

本文給出了8路復分接器系統(tǒng)切實可行的方案。復接器按位采樣7路數(shù)字信號，且每路信號按字節(jié)緩存，并采用乒乓操作解決低速數(shù)據(jù)采集高速輸出的數(shù)據(jù)丟失問題。分接器采用巴克碼檢測幀頭，通過串行數(shù)據(jù)采樣并行緩存再串行輸出，成功恢復了采樣7路數(shù)字信號。本系統(tǒng)各模塊均在QuartusII 11.0中得到了仿真驗證，并下載到Altera的EPM570T100C5N芯片得了驗證。本系統(tǒng)穩(wěn)定可行，可應用于多路數(shù)字信號通信的通信實驗教學。

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Multichannel Digital Signal Multiplexer/de-multiplexer Technology and Implementation Based on CPLD

ZENG Shuting，JI Xiaoming，XU Huangtao

(Jinling Institute，Nanjing University，Nanjing 210000，China)

Digital multiplex and de-multiplexing is an important technique in digital communication. In order to improve channel utilization and accuracy of the digital communication system.This paper introduces the 8 road digital multiplexer and de-multiplexer system design scheme. It mainly uses the ping-pong operation solve the problem of low speed data acquisition high speed output data loss. And based on software QuartusII 11.0 completed the multiplexer and de-multiplexer system design and simulation,and finally in Altera EPM570T100C5N chip was tested.The design is stable and flexible.The experimental results show that the design can be applied to multi-channel digital signal communication in communication experiment teaching.

multichannel digital signal;multiplexer;de-multiplexer;CPLD

2016- 09- 18

曾舒婷(1986-)，女，講師。研究方向：片上系統(tǒng)，嵌入式。

10.16180/j.cnki.issn1007-7820.2017.08.041

TN911.72

A

1007-7820(2017)08-150-03