基于多核SoC的雷達信號處理機設計

陳 亮

(中國空空導彈研究院，河南 洛陽 471000)

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基于多核SoC的雷達信號處理機設計

陳 亮

(中國空空導彈研究院，河南 洛陽 471000)

隨著雷達信號處理需求的快速增加，在滿足處理需求的同時，降低功耗和縮小體積成為設計的難點。設計和實現(xiàn)了基于TI公司多核SoC芯片66AK2L06的雷達信號處理機系統(tǒng)。該系統(tǒng)利用66AK2L06集成的數(shù)字上/下變頻模塊和JESD204B接口，實現(xiàn)了多核SoC+高速ADC/DAC的處理架構，相較于傳統(tǒng)的DSP+FPGA+高速AD/DA架構，功耗降低了40%左右，布板面積也大為減小，同時利用66AK2L06的多核心及FFT協(xié)處理器，運算能力也得到了增強。

雷達信號處理機；多核SoC；66AK2L06；脈沖壓縮

0 引言

雷達信號處理技術迅猛發(fā)展，對信號處理機的運算實時性和傳輸帶寬提出了更高的要求，同時對系統(tǒng)的體積和功耗限制更加嚴苛。某型線性調頻體制雷達信號處理系統(tǒng)，主要的任務為對雷達接收機輸出的模擬信號進行模數(shù)轉換，并進行信號檢測和參數(shù)測量，同時為雷達發(fā)射機提供發(fā)射參考信號[1]。具體的要求為：輸入和輸出均為4路載頻為1 GHz、帶寬為92.16 MHz的模擬信號；脈沖重復周期為數(shù)十微秒，相參幀時間為數(shù)毫秒，即需在一個脈沖重復周期內完成對當前接收信號的混頻抽取濾波和脈沖壓縮運算，在一個相參幀時間內完成相參積累、目標檢測和距離角度速度等信息的測量[2]。

目前信號處理機多采用DSP+FPGA的架構，F(xiàn)PGA作為協(xié)處理器，提供高速AD/DA數(shù)據(jù)接口，信號上下變頻，脈沖壓縮等預處理工作。DSP作為主處理器，實現(xiàn)信號檢測、參數(shù)測量等功能。由于FPGA功耗體積均較大，同時開發(fā)周期較長，因此限制了信號處理機的集成度和開發(fā)周期。本系統(tǒng)采用TI公司推出的多核SOC 66AK2L06，它具有數(shù)字上/下變頻模塊和JESD204B接口，可以和高速ADC/DAC直接連接并進行預處理，省去了FPGA，從而提高了系統(tǒng)集成度并且降低了功耗。66AK2L06具有4個C66+DSP核心、2個Cortex-A15 ARM核心、兩個硬件FFT核，工作頻率可以達到1.2 GHz，同時，該芯片還具有兩通道的PCIE接口，方便多片互連。兩片66AK2L06，峰值處理能力可以達到153.6 GFLOPs，能夠滿足系統(tǒng)的實時性需求[3]。

1 系統(tǒng)總體設計

本信號處理機系統(tǒng)由四部分組成，分別是4通道高速AD接收單元、4通道高速DA發(fā)射單元、多核SoC處理單元和IO接口控制單元。信號處理系統(tǒng)的硬件框圖如圖1所示。

高速AD接收單元采用兩片ADC32RF45芯片，該芯片有兩個ADC通道，最高采樣率為3 GS/s，精度為14 bit，數(shù)字輸出接口為JESD204B接口，同時內部具有數(shù)控振蕩器(NCO)和抽取濾波模塊。因此該芯片除了具有數(shù)據(jù)采集的功能外，還可將射頻信號混頻至中頻信號，同時降低數(shù)據(jù)率。

高速DA發(fā)射單元采用兩片DAC38J84芯片，該芯片的最高采樣率為2.5 GS/s，精度為16 bit。同時此芯片集成4個DAC通道，每兩個DAC通道共用一組內插濾波模塊和NCO，因此可將中頻數(shù)字信號混頻至射頻，并且通過內插提高數(shù)據(jù)率后，輸出兩組I、Q模擬信號。

圖1 信號處理系統(tǒng)硬件框圖

圖2 發(fā)射數(shù)據(jù)流示意圖

多核SoC處理單元采用兩片66AK2L06作為核心處理器件，66AK2L06具有收發(fā)各4通道JESD204B接口，速率達到7.37 Gb/s，可以直接和具有JESD204B接口的高速AD/DA相連，同時內部集成了數(shù)字上下變頻模塊，可將接收到的數(shù)字中頻信號混頻至基帶信號。兩片66AK2L06共具有8個C66+核心，4個Cortex-A15 ARM核心，均可運行于1.2 GHz的主頻。浮點運算能力可以達到153.6 GFlops。同時每片66AK2L06還具有2個FFT核心，支持最高8 192點的FFT運算。為了滿足存儲需要，每片 66AK2L06擴展了4片DDR3存儲芯片，容量為4 GB，速率為16 00 MHz。兩片66AK2L06之間采用2通道的PCIE2.0總線進行通信，速率最高可達5 Gb/s。每片66AK2L06的功耗在100℃殼溫下僅為6～12 W，大大低于高性能FPGA的功耗。

IO接口控制單元主要用于產(chǎn)生控制雷達其他分機的控制信號，以及接收其他分機傳送給信號處理機的狀態(tài)信號。

2 系統(tǒng)收發(fā)數(shù)據(jù)流設計

2.1 發(fā)射數(shù)據(jù)流

本系統(tǒng)中共有四路發(fā)射信號，以I、Q同時的方式進行輸出，每一片66AK2L06和DAC38J84負責兩路信號的產(chǎn)生。以通道1和通道2為例，如圖2所示。

首先產(chǎn)生兩路92.16 MS/s×16 bit的基帶信號，在66AK2L06中利用自身集成的正交上變頻和內插濾波模塊對每一路基帶信號進行正交上變頻和4倍內插濾波，產(chǎn)生I、Q路中頻復數(shù)信號，數(shù)據(jù)率為368.64 MS/s×16 bit。經(jīng)過8b/10b編碼和并轉串后，利用4通道的JESD204B接口以7.372 8 Gb/s的速率將數(shù)字信號傳輸給DAC38J84，在DAC中再經(jīng)過6倍內插，以2 211.84 MS/s的速率將I、Q模擬信號傳輸?shù)嚼走_系統(tǒng)的模擬上變頻模塊。

2.2 接收數(shù)據(jù)流

本系統(tǒng)中共有4個接收通道，每一片66AK2L06和ADC32RF45負責兩路信號的接收，以通道1和通道2為例，如圖3所示，ADC以2 949.12 MHz的采樣率對每一路射頻模擬信號進行采樣。采樣后的數(shù)字信號經(jīng)過NCO正交下變頻，并進行8倍抽取，變?yōu)镮、Q兩路、數(shù)據(jù)率為368.64 MS/s、精度為16 bit的數(shù)據(jù)。經(jīng)過8b/10b編碼后，通過4通道JESD204B接口，以7.372 8 Gb/s的速率傳輸給66AK2L06，66AK2L06利用內部的數(shù)字變頻模塊進行二次下變頻，并進行4倍抽取濾波，變?yōu)?2.16 MS/s×16 bit的I、Q數(shù)據(jù)，將其送入基帶處理模塊進行后續(xù)的基帶處理。

圖3 接收數(shù)據(jù)流示意圖

3 基帶數(shù)據(jù)處理設計

本系統(tǒng)中將8個C66+核心和4個FFT核心分為四組處理單元，每組處理單元中有2個C66+核心和1個FFT核心，四組處理單元并行處理4路基帶I、Q數(shù)據(jù)[4]。

第一路基帶數(shù)據(jù)進行二維恒虛警和目標檢測等處理；第二、第三路數(shù)據(jù)僅進行脈沖壓縮和相參積累等處理，并將處理后的數(shù)據(jù)傳給第一組處理單元，由其進行最后的測距、測角、測速和信息融合。第四路基帶數(shù)據(jù)在校準時使用。ARM核心負責發(fā)送和接收其他分機的信息，并負責系統(tǒng)狀態(tài)的監(jiān)控?；鶐?shù)據(jù)處理流程如圖4所示。

(1)脈沖壓縮

基帶數(shù)據(jù)送入脈壓處理邏輯，首先進行512點的FFT處理，然后與匹配函數(shù)進行點乘，之后進行IFFT以完成匹配接收。其中匹配接收所需匹配函數(shù)可根據(jù)發(fā)射信號波形提前生成并保存。另外為降低脈壓輸出信號的旁瓣，在IFFT之前還需要進行旁瓣抑制處理。匹配函數(shù)與旁瓣抑制濾波在實際應用中可以先行合并一次性處理。脈沖壓縮的示意圖如圖5所示。其中的FFT和IFFF可以利用FFT信息進行加速。

(2)相參積累和二維CFAR

脈壓后的數(shù)據(jù)按照距離門進行排列，相同距離門的數(shù)據(jù)在加窗處理后進行FFT，由此可以得到速度和距離二維矩陣。

雷達接收的回波信號中不但包含有目標信號，也有各種噪聲、雜波和干擾信號。采用固定門限進行檢測時，如果門限設高了，則可能發(fā)生漏檢；而門限設置低了，則會產(chǎn)生大量虛警。為了提高雷達的性能，現(xiàn)代雷達信號處理中通常采用各種恒虛警的方法來保證雷達信號檢測具有恒虛警率(CFAR)特性[5]。該設計中，在距離-多普勒二維平面進行聯(lián)合滑窗處理，這樣利用了兩個維度的信息，更有利于目標的檢測，距離-多普勒二維平面恒虛警處理窗選取米字窗。二維CFAR僅利用主通道信息來檢測目標的有無，同時測定目標的速度和距離。

第一組處理單元接收第二組處理單元和第三組處理單元傳來的通道信息進行測角處理。

圖4 寬帶數(shù)據(jù)處理流程

圖5 脈沖壓縮處理流程

4 結論

本文以雷達信號處理機的設計為背景，利用TI公司的高性能多核SoC 芯片 66AK2L06的超高處理能力和具有數(shù)字前端、能夠和高速AD/DA進行互聯(lián)，并且能夠對數(shù)據(jù)進行抽取/內插濾波的特點，實現(xiàn)了高性能并行雷達信號處理機。該架構的信號處理部分，即兩片多核SOC滿負荷實測功耗為20 W左右；之前使用的DSP+FPGA+高速AD/DA架構中的處理部分，即一片TMS320C6678 DSP，一片6V315T FPGA的滿負荷實測功耗為32 W左右，功耗節(jié)省約40%。且集成度更高，開發(fā)效率更為靈活。

[1] 張彥峰. 基于FPGA+DSP 的通用SSR 信號處理機[J]. 現(xiàn)代電子技術，2013，36(17)：20-22，26.

[2] 何華兵,李文龍,楊士義. 高重頻雷達導引頭變PRF抗遮擋方法設計[J]. 四川兵工學報，2015，36(5)：46-48.

[3] 鄭章汝，王紅敏，李冬，等. 基于TMS320C6678 的雷達信號處理機設計[J]. 工業(yè)控制計算機，2012，25(11)：14-15.

[4] 楊劍， 張月， 陳曾平. 數(shù)字化通用信號處理機設計[J]. 電路與系統(tǒng)學報，2009,14(4)：25-28.

[5] 吳海洲，陶然，單濤．數(shù)字電視輻射源雷達基于空域濾波的直達波獲取[J]. 兵工學報，2009,30(2):226-230.

[6] 楊剛,向聰,袁子喬,等. 基于TMS320C6678的ISAR實時成像方法研究[J].火控雷達技術，2015，44(2)：37-41.

Design of radar signal processor based on multicore SoC

Chen Liang

(China Airborne Missile Academy, Luoyang 471000, China)

With the rapid increase of the radar signal processing demand, it is difficult to reduce the power consumption and area to meet the processing requirements. In this paper, we design and implement a radar signal processor system based on 66AK2L06 multi-core SoC chip of TI. The 66AK2L06 used in this system integrates digital up / down converter module and JESD204B interface. It can realize the multi-core SoC+high speed ADC/DAC radar signal processing architecture, and compared with the traditional DSP+FPGA+ high speed AD/DA architecture, power consumption is reduced by about 40%. The board area is also reduced. At the same time, the operation ability can also be enhanced by using multi cores and FFT coprocessor.

radar signal processor; multi-core SoC; 66AK2L06; pulse compression

TN957.52-34

A

10.19358/j.issn.1674- 7720.2017.12.007

陳亮. 基于多核SoC的雷達信號處理機設計[J].微型機與應用，2017,36(12)：23-25，28.

2016-12-18)

陳亮(1985-),男，碩士，工程師，主要研究方向：雷達信號處理。