基于FPGA的以太網(wǎng)和串口數(shù)據(jù)傳輸系統(tǒng)設計分析

翟永寧++張翼飛

DOI：10.16660/j.cnki.1674-098X.2017.11.155

摘 要：隨著社會不斷進步，網(wǎng)絡技術飛速發(fā)展，“高效、穩(wěn)定”等是以太網(wǎng)的顯著特征，已被廣泛應用到多個領域中，通信、傳輸?shù)?，順利實現(xiàn)了信息數(shù)據(jù)傳輸。因此，筆者站在客觀角度，客觀闡述了以太網(wǎng)、串口數(shù)據(jù)傳輸以及FPGA，探討了基于FPGA的以太網(wǎng)以及串口數(shù)據(jù)傳輸系統(tǒng)設計。

關鍵詞：FPGA 以太網(wǎng) 串口 數(shù)據(jù) 傳輸系統(tǒng) 設計

中圖分類號：TN273 文獻標識碼：A 文章編號：1674-098X（2017）04（b）-0155-02

1 以太網(wǎng)數(shù)據(jù)傳輸、串口數(shù)據(jù)傳輸、FPGA

1.1 以太網(wǎng)數(shù)據(jù)傳輸

1973年，Xerox公司提出了以太網(wǎng)技術，和過去相比，其信息數(shù)據(jù)傳輸速率明顯提高。以太網(wǎng)主要經(jīng)過了3個發(fā)展階段，站在應用時間角度來說，傳統(tǒng)10 Mbps已退出歷史舞臺，快速以太網(wǎng)、千兆以太網(wǎng)正處于核心位置，但在電力事業(yè)發(fā)展道路上，終將被萬兆或者更高速率的以太網(wǎng)取代。以“百兆以太網(wǎng)”為例，在普通雙絞線作用下，最大傳輸距離可達到100 m，在光纖作用下，其傳輸距離超過1 000 km，千兆以太網(wǎng)、萬兆以太網(wǎng)的傳輸距離遠遠超過百兆以太網(wǎng)。

1.2 串口數(shù)據(jù)傳輸與FPGA

簡單來說，串口便是傳輸數(shù)據(jù)中采用的串行式逐位傳輸形式，被簡稱為串行接口。串行通信接口是指計算機上九針COM端口，以通信方式為基點，可以將其劃分為不同的類型，即同步串行通信、異步串行通信。以“異步串行通信”為例，單一幀中各位間時間間隔是固定的，但相鄰幀的時間間隔并不相同，其一個幀并不是由單一元素組成，比如，起始位、校驗位，115 200 bps是異步串行通信最大傳輸波特率。此外，F(xiàn)PGA出現(xiàn)于1984年，隨著半導體工藝日漸發(fā)展，單位面積硅片中可以生成大批晶體管，F(xiàn)PGA成本大幅度降低，其性能日漸提高。研究者還借助SOPC Builder軟件工具，構建出全新的NiosII軟核處理器，具有多樣化的優(yōu)勢，比如較高的控制性能，F(xiàn)PGA應用領域進一步擴展。

2 基于FPGA的以太網(wǎng)數(shù)據(jù)傳輸系統(tǒng)設計

2.1 基于FPGA的以太網(wǎng)數(shù)據(jù)傳輸硬件系統(tǒng)設計

在設計基于FPGA的以太網(wǎng)數(shù)據(jù)硬件系統(tǒng)中，設計者必須準確把握以太網(wǎng)數(shù)據(jù)傳輸客觀目標要求，綜合分析主客觀影響因素，科學設計其硬件電路，需要選擇適宜的數(shù)字平臺核心FPGA芯片，科學設計存儲電路、以太網(wǎng)電路等。在此基礎上，設計者需要利用SOPC Builder工具，搭建合理化的NiosII處理器硬件，優(yōu)化設計其總體架構的基礎上，科學設計以太網(wǎng)組件MAC、控制組件PIO等。在設計硬件電路過程中，設計者需要科學選取核心FPGA，充分發(fā)揮其核心作用，要具有較強的控制能力、引腳資源豐富，科學處理信號，動態(tài)控制系統(tǒng)，比如，采集控制、以太網(wǎng)信息數(shù)據(jù)傳輸控制。在設計存儲電路的時候，設計者需要根據(jù)以太網(wǎng)數(shù)據(jù)傳輸系統(tǒng)設計客觀要求，選取適宜的存儲器件，即非易失性存儲器件、易失性存儲器件，前者可以用來存儲FPGA配置文件，即使斷電后存儲的一系列數(shù)據(jù)也不會丟失，后者可以存儲NiosII處理器運行過程中產(chǎn)生的一系列信息數(shù)據(jù)等，具有多樣化的特點，容量特別大，讀取的速度也非?？欤珨嚯姾蟠鎯Φ男畔?shù)據(jù)會丟失。此外，設計者需要根據(jù)相關規(guī)定，優(yōu)化設計以太網(wǎng)電路，要具有較高安全性、穩(wěn)定性、較快運行速度等，合理設計以太網(wǎng)物理層以及物理層收發(fā)器，確保數(shù)據(jù)信息傳輸速度不小于25.6 Mbps，進一步提高網(wǎng)絡系統(tǒng)利用效率。圖1便是基于FPGA的以太網(wǎng)數(shù)據(jù)傳輸硬件結構示意圖。

2.2 基于FPGA的以太網(wǎng)數(shù)據(jù)傳輸軟件系統(tǒng)設計

在設計過程中，設計者還要科學設計以FPGA為基點的以太網(wǎng)數(shù)據(jù)傳輸軟件系統(tǒng)，充分發(fā)揮C/C++語言編程多樣化作用，根據(jù)NiosII軟件開發(fā)環(huán)境特點、性質等，順利實現(xiàn)NiosII處理器一系列操作，以Lab Windows/CVI編程環(huán)境為切入點，優(yōu)化設計軟件系統(tǒng)顯控功能。在設計NiosII程序的時候，設計者必須準確把握該程序具體功能需求，將其處理器當作基于FPGA的以太網(wǎng)數(shù)據(jù)傳輸系統(tǒng)的重要服務端，科學采集一系列信息數(shù)據(jù)，將其傳輸?shù)綄目蛻舳恕@控軟件，構建適宜的網(wǎng)絡連接，動態(tài)控制一系列信息數(shù)據(jù)。設計者還要準確把握該程序工作流程，構建程序模塊，設計網(wǎng)絡連接程序、數(shù)據(jù)接收發(fā)送程序、控制數(shù)據(jù)發(fā)送暫停程序，順利傳輸與接收多樣化的網(wǎng)絡信息數(shù)據(jù)。此外，設計者還要顯控軟件功能需求，將顯控軟件作為對應的客戶端，接收、存儲一系列信息數(shù)據(jù)，順利連接、斷開網(wǎng)絡等。

3 基于FPGA的串口數(shù)據(jù)傳輸系統(tǒng)軟件設計

在設計基于FPGA的串口數(shù)據(jù)傳輸系統(tǒng)中，設計者要圍繞其總體設計要求，制定合理化的設計方案，充分利用FPGA UART IP多樣化作用，順利接收各串口信息數(shù)據(jù)，優(yōu)化調整對應的傳輸波特率，串行各路信息數(shù)據(jù)，將其傳輸?shù)紻SP中，借助超短基線定位系統(tǒng)作用下的FPGA，實現(xiàn)以DSP為基點的多串口擴展，最大化降低串口數(shù)據(jù)傳輸硬件系統(tǒng)難度，使其更加簡單化，易于操作，進而最大化降低基于FPGA的串口數(shù)據(jù)傳輸系統(tǒng)整體成本，有效提高系統(tǒng)整體運營效益。在此基礎上，設計者需要科學設計多個模塊，串口數(shù)據(jù)接收模塊、串口輸出選擇模塊、數(shù)據(jù)并串轉換模塊等，使其各具特點，展現(xiàn)多樣化功能。在設計串口數(shù)據(jù)接收模塊中，設計人員先要設計電平轉換電路，確保串口信息數(shù)據(jù)沒接入FPGA引腳前轉換電平，根據(jù)UART IP特征，以寄存器為切入點，改變海量信息數(shù)據(jù)傳輸過程中的波特率。在設計數(shù)據(jù)并串轉換電路中，設計者要添加適宜的通道標志，在并串轉換的基礎上，進行ModelSim時序仿真。在設計串口輸出選擇模塊的時候，設計者必須全方位、客觀地分析輸出特定通道串口信息數(shù)據(jù)所呈現(xiàn)的原理，ModelSim時序仿真設計也被包含其中，進而充分展現(xiàn)FPGA作用下串口數(shù)據(jù)傳輸系統(tǒng)多樣化功能，優(yōu)化調整串口波特率。圖2便是以FPGA為基點，多種模塊作用下，多串口數(shù)據(jù)傳輸系統(tǒng)軟件結構示意圖。

4 結語

總而言之，在設計基于FPGA的以太網(wǎng)和串口數(shù)據(jù)傳輸系統(tǒng)中，設計者需要以社會市場為導向，堅持一系列設計原則，嚴格按照相關規(guī)定，準確把握FPGA的特點、性質，多層次優(yōu)化設計以太網(wǎng)數(shù)據(jù)傳輸系統(tǒng)硬件以及軟件、串口數(shù)據(jù)傳輸系統(tǒng)，多角度合理測試對應的系統(tǒng)數(shù)據(jù)，在優(yōu)化完善的基礎上，進一步提高基于FPGA的以太網(wǎng)和串口數(shù)據(jù)傳輸系統(tǒng)安全性、穩(wěn)定性。以此降低故障發(fā)生率，降低系統(tǒng)運行成本，實現(xiàn)最大化的經(jīng)濟效益。

參考文獻

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