對降低CMOS模數(shù)電路干擾方法的研究

張卓先

摘 要：CMOS模數(shù)混合電路是現(xiàn)在芯片發(fā)展的趨勢，但同時，噪聲是此類電路中變得愈發(fā)嚴(yán)重的問題。該文從電路，工藝，封裝和版圖等角度闡述了減小數(shù)字對模擬電路噪聲干擾的幾種方法。希望能為進(jìn)行此類工作的工程師們提供一些參考。

關(guān)鍵詞：CMOS 噪聲 版圖

中圖分類號：TN403 文獻(xiàn)標(biāo)識碼：A 文章編號：1674-098X（2017）03（a）-0027-02

半導(dǎo)體器件中的噪聲來源通常有熱噪聲（也即白噪聲）、1/f噪聲（低頻噪聲）、散粒噪聲這幾種，它們涉及到物理特性，器件噪聲對于模擬電路影響較大，但隨著CMOS模數(shù)混合芯片規(guī)模的不斷擴大，在深亞微米時代，對模擬電路干擾的最大源頭漸漸變?yōu)閬碜杂谕谝黄r底之上的數(shù)字電路所產(chǎn)生，這些噪聲量度遠(yuǎn)大于模擬電路自身的器件噪聲，尤其是隨著工藝的持續(xù)發(fā)展，器件尺寸變小，互連線的間距不斷縮減，低功耗設(shè)計所帶來的低電源電壓又導(dǎo)致了Vth閾值電壓的降低，這些變化更是加劇了噪聲對模擬電路的干擾。這些噪聲既可能造成模擬電路性能的下降，如電壓降的變化會影響到電源驅(qū)動晶體管的能力，又可能導(dǎo)致芯片功能的失效，如寄生電容可能會使開關(guān)的柵極耦合到錯誤的信號，從而使其誤開啟。所以在現(xiàn)代模數(shù)混合芯片的設(shè)計中，對數(shù)字電路噪聲的控制就成為了一個亟待解決的問題。

1 數(shù)字電路噪聲的來源

模數(shù)混合電路中，數(shù)字電路所引起的噪聲大致有三種：泄漏噪聲，電容耦合噪聲和電源波動噪聲。其中，泄漏噪聲主要產(chǎn)生于動態(tài)數(shù)字電路中，MOS管關(guān)斷時，積聚在動態(tài)節(jié)點上的電荷會經(jīng)由泄放通路產(chǎn)生噪聲，這就是泄漏噪聲；電容耦合噪聲屬于脈沖噪聲，它是通過線間隔離介質(zhì)所具有的電容傳播的，其來源是數(shù)字信號的快速跳變；電源波動噪聲則是來自于電源和地線網(wǎng)絡(luò)上的電平波動，它可以分為直流和正弦兩部分，前者是由于電源線上的電壓降（IR drop）和地線上的地反彈（ground bouncing）所導(dǎo)致，后者則起因于封裝管腳引線上的寄生電感電容或大量時鐘信號的跳變所引起的RLC感應(yīng)。電源波動噪聲可以借由電源和地線傳導(dǎo)到模擬電路的敏感節(jié)點上去。

泄漏噪聲和電源波動噪聲一般是通過襯底進(jìn)行傳播的，但CMOS工藝的襯底卻并不具有完善的噪聲隔離功能，所有電路的N型場效應(yīng)管共用同一個襯底，這使得數(shù)字電路的噪聲極易進(jìn)行擴散，而由于CMOS工藝所特有的閂鎖效應(yīng)的存在，使得很多芯片會利用重?fù)诫s襯底來降低電阻以減小閂鎖發(fā)生的可能性，但這就進(jìn)一步加快了噪聲的傳導(dǎo)速度。

上述三種噪聲是影響模數(shù)混合電路性能的重要因素之一，需要加以解決，該文接下來就會從電路、工藝、封裝和版圖等多方面來對此進(jìn)行闡述。

2 減小數(shù)字電路噪聲對模擬電路進(jìn)行干擾的方法

2.1 從電路角度來減小噪聲對模擬部分的影響

如前所述，大量時鐘信號的快速跳變可以導(dǎo)致電源波動噪聲，并進(jìn)而將噪聲傳導(dǎo)至敏感模塊中，使后者受到干擾。如果對數(shù)字電路重新進(jìn)行設(shè)計，在不影響邏輯功能的前提下，使時鐘的跳變不集中于同一時間，而是錯開變動順序，這樣就能在一定程度上減小對模擬信號的影響，這種技術(shù)被稱為時鐘偏移。差分技術(shù)是另一個能抵御噪聲的有效方法，將容易受到干擾的信號分為兩路信號，總信號值是這兩路信號的差值，它們均等地受到噪聲的干擾，差值運算使得等量的噪聲被減去，從而將干擾的影響降到最低。

2.2 從工藝角度來減小噪聲對模擬部分的影響

SOI（silicon on isolator）絕緣襯底硅技術(shù)，這種技術(shù)是在絕緣介質(zhì)上生成半導(dǎo)體襯底，能實現(xiàn)充分的器件隔離，絕緣介質(zhì)不能傳導(dǎo)噪聲，可以很大程度地降低泄漏噪聲，而且閂鎖效應(yīng)和漏電也因這種工藝結(jié)構(gòu)被有效地抑制住了，這種技術(shù)將是低功耗低噪聲設(shè)計中一個非常重要的手段。

2.3 從封裝角度來減小噪聲對模擬部分的影響

如前所述，封裝管腳引線上的寄生電感電容會導(dǎo)致電源波動噪聲，縮短封裝管腳引線將是解決這個問題的一個有效方法。TSV（硅通孔技術(shù)）封裝，BGA（球狀引腳柵格陣列）封裝的應(yīng)用就是這方面的典范。

2.4 從版圖角度來減小噪聲對模擬部分的影響

在進(jìn)行版圖設(shè)計時，有多種方法都能有效減小噪聲的影響，首先在模塊布局時，模擬和數(shù)字電路一定要分開擺放，尤其是產(chǎn)生噪聲最大的數(shù)字模塊和最容易受到干擾的模擬模塊，如數(shù)字時鐘電路與模擬放大器，它們應(yīng)該距離最遠(yuǎn)，數(shù)字和模擬電路的電源也要分開布線，同時使用單獨的電源和地I/O（輸入輸出端口）。版圖設(shè)計中還提供了多種隔離方法以減小噪聲。N阱隔離，保護環(huán)隔離，深阱隔離都能有效地減小泄漏噪聲。N阱作為P型場效應(yīng)管的襯底，可以為不同阱中的PMOS電路提供天然的噪聲屏障，而環(huán)狀的N阱注入包圍在N型場效應(yīng)管外，也能部分的抵御外來噪聲的侵入。保護環(huán)隔離是將N阱環(huán)和P型注入環(huán)結(jié)合起來，包圍在敏感模塊和噪聲模塊外，保護環(huán)將能夠同時吸收多數(shù)和少數(shù)載流子，既阻擋了外界噪聲進(jìn)入敏感模塊，又減小了噪聲模塊中干擾的外泄。在減小泄漏噪聲的隔離方法中，最理想的還是對深阱層的使用，深阱工藝是N阱下的一個N型注入層，它的深度能提供比N阱更好的隔離措施。電容耦合噪聲在版圖設(shè)計中的解決方法是添加金屬線屏蔽，屏蔽線連接模擬或數(shù)字的地線電位，放置在干擾線和敏感線之間，干擾線上的噪聲電荷會釋放到屏蔽線上，這樣就保護了敏感線信號的純凈。電源波動噪聲同樣可以在版圖設(shè)計中找到解決方式，對直流型電源波動噪聲來說，過高的金屬電阻導(dǎo)致電源電壓的下降和地線電壓的上升，所以應(yīng)該使用方塊電阻值較低的頂層金屬作為電源和地走線，同時應(yīng)該加寬電源和地線寬度，進(jìn)一步減小電阻值。對正弦型電源波動噪聲來說，增加芯片中的去耦電容將能有效的減小此類噪聲。

3 結(jié)語

模數(shù)混合芯片的設(shè)計是一個充滿挑戰(zhàn)性的工作，如何處理數(shù)字噪聲對模擬電路的影響對提升芯片性能來說是至關(guān)重要的。該文提出了電路，工藝，封裝，版圖等方面減小噪聲的一些方法，希望能為進(jìn)行此類工作的工程師們提供一些參考。

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