陣列處理器中改進(jìn)幾乎空白子幀算法的并行化實(shí)現(xiàn)*

李雪婷,蔣 林,張 新,崔朋飛,張 艷

(西安郵電大學(xué) a.計(jì)算機(jī)學(xué)院；b.電子工程學(xué)院；c.通信與信息工程學(xué)院，西安 710121)

陣列處理器中改進(jìn)幾乎空白子幀算法的并行化實(shí)現(xiàn)*

李雪婷a,蔣 林*b,張 新b,崔朋飛b,張 艷c

(西安郵電大學(xué) a.計(jì)算機(jī)學(xué)院；b.電子工程學(xué)院；c.通信與信息工程學(xué)院，西安 710121)

兩層異構(gòu)網(wǎng)絡(luò)中出現(xiàn)的小區(qū)間干擾協(xié)調(diào)是當(dāng)前異構(gòu)網(wǎng)絡(luò)干擾問(wèn)題研究的熱點(diǎn)。針對(duì)軟件實(shí)現(xiàn)增強(qiáng)小區(qū)調(diào)度幾乎空白子幀(ABS)的干擾方案存在處理數(shù)據(jù)量大、速度慢的缺點(diǎn)，基于可重構(gòu)陣列結(jié)構(gòu)提出了一種動(dòng)態(tài)ABS干擾協(xié)調(diào)的并行化硬件實(shí)現(xiàn)方案。該算法在增強(qiáng)小區(qū)內(nèi)根據(jù)用戶數(shù)動(dòng)態(tài)分配ABS比例，以改善小區(qū)邊緣用戶的信道容量，通過(guò)流水線的方式使用多個(gè)輕核處理元(PE)實(shí)現(xiàn)并行計(jì)算以提高運(yùn)算效率。測(cè)試結(jié)果表明，使用12個(gè)PE同時(shí)調(diào)度實(shí)現(xiàn)算法的映射，運(yùn)行1 983個(gè)周期，其性能比單個(gè)PE提升77.03%，該算法的并行計(jì)算能力得到顯著提升，宏基站用戶的吞吐量可以達(dá)到4.76 Mbit/s。

異構(gòu)網(wǎng)；小區(qū)間干擾協(xié)調(diào)；可重構(gòu)陣列處理器；幾乎空白子幀；增強(qiáng)小區(qū)

1 引 言

進(jìn)入4G移動(dòng)通信時(shí)代，人們對(duì)移動(dòng)通信終端的數(shù)據(jù)傳輸和處理能力要求越來(lái)越高，這些都對(duì)無(wú)線通信的硬件實(shí)現(xiàn)提出了更高的要求。因此，可重構(gòu)陣列結(jié)構(gòu)可以根據(jù)應(yīng)用的需求優(yōu)化電路設(shè)計(jì)，降低能耗，逐漸成為無(wú)線通信研究熱點(diǎn)?？芍貥?gòu)陣列結(jié)構(gòu)不僅體現(xiàn)了軟件的通用性、硬件的高效性，還具有FPGA的低風(fēng)險(xiǎn)、靈活性和快速上市的特點(diǎn)，以及定制芯片不具有的可配置特性。在進(jìn)行大量密集型計(jì)算時(shí)，通用處理器(General Purpose Processors,GPP)的處理能力有限，計(jì)算速度較低，很難達(dá)到處理要求；專用處理芯片(Application Specific Integrated Circuit,ASIC)雖然能滿足需求，但其缺點(diǎn)是只適應(yīng)特定的應(yīng)用場(chǎng)合，體系結(jié)構(gòu)不能修改、升級(jí)，配置靈活性差，開(kāi)發(fā)周期長(zhǎng)[1]。文獻(xiàn)[2]指出，若將軟件中關(guān)鍵部分移到可重構(gòu)硬件上執(zhí)行，平均能量將節(jié)省35%～70%。

隨著LTE-A技術(shù)不斷發(fā)展，異構(gòu)網(wǎng)絡(luò)以其能夠擴(kuò)大覆蓋范圍并支持熱點(diǎn)地區(qū)高速率傳輸?shù)膬?yōu)點(diǎn)成為研究熱點(diǎn)[3]。隨著移動(dòng)通信系統(tǒng)的不斷演進(jìn)，網(wǎng)絡(luò)規(guī)模呈現(xiàn)爆炸式的增長(zhǎng)。統(tǒng)計(jì)表明，移動(dòng)數(shù)據(jù)流量的爆發(fā)式增長(zhǎng)，使得未來(lái)80%～90%的系統(tǒng)吞吐量將發(fā)生在室內(nèi)和熱點(diǎn)場(chǎng)景，傳統(tǒng)蜂窩網(wǎng)絡(luò)簡(jiǎn)單的宏(Macro)基站模式已經(jīng)難以跟上數(shù)據(jù)的增長(zhǎng)[4]。為了解決上述問(wèn)題，LTE-A架構(gòu)提出了異構(gòu)網(wǎng)絡(luò)，就是在宏基站覆蓋的小區(qū)內(nèi)，部署發(fā)射功率和覆蓋范圍較小的低功率節(jié)點(diǎn)，如微(Pico)基站、家庭基站(Femtocell)、中繼節(jié)點(diǎn)(Relay)等，以此滿足移動(dòng)帶寬的指數(shù)增長(zhǎng)，達(dá)到提高系統(tǒng)容量的目的。在相關(guān)文獻(xiàn)的研究工作中，文獻(xiàn)[5]提出在通用移動(dòng)通信系統(tǒng)(Universal Mobile Telecommunications System,UMTS)下一種基于預(yù)編碼的下行干擾避免方法，Pico用戶性能略微下降，系統(tǒng)容量得到提升；文獻(xiàn)[6-7]給出了在增強(qiáng)小區(qū)(Cell Range Expansion,CRE)技術(shù)下，幾乎空白子幀(Almost Black Scheme,ABS)干擾協(xié)調(diào)技術(shù)對(duì)系統(tǒng)容量的影響，以犧牲Macro用戶的性能來(lái)?yè)Q取Pico用戶性能的提升，雖然可以達(dá)到降低干擾的目的，但是卻沒(méi)有指出如何確定ABS所占的比例。

基于上述研究工作，本文基于鄰接互連可重構(gòu)陣列處理器的結(jié)構(gòu)，分析設(shè)計(jì)了改進(jìn)ABS算法并行化實(shí)現(xiàn)方案，提出了在CRE內(nèi)根據(jù)用戶數(shù)動(dòng)態(tài)分配ABS比例的干擾協(xié)調(diào)方法。該結(jié)構(gòu)不僅結(jié)合了GPP的可編程靈活性和ASIC的運(yùn)算高效性，能夠滿足大規(guī)模的數(shù)據(jù)并行操作，彌補(bǔ)了GPP和ASIC的不足，而且可以滿足算法的性能，改善小區(qū)邊緣用戶的信道容量和增強(qiáng)小區(qū)用戶數(shù)據(jù)傳輸率的平衡，提高了網(wǎng)絡(luò)的整體性能，改善了信道利用率，提高了用戶的平均吞吐量。

2 ABS算法及并行化實(shí)現(xiàn)

2.1 基于可重構(gòu)陣列處理器的算法并行化實(shí)現(xiàn)

筆者所在研究團(tuán)隊(duì)提出了包含1 024個(gè)輕核處理元(Processing Element,PE)鄰接互連的可重構(gòu)陣列結(jié)構(gòu)。該結(jié)構(gòu)包含64個(gè)簇，每個(gè)簇由4×4的PE組成，每個(gè)PE采用load/store模式的RISC架構(gòu)，按照取指、譯碼、執(zhí)行、寫返回4級(jí)流水線結(jié)構(gòu)進(jìn)行執(zhí)行。該可重構(gòu)系統(tǒng)包括全局指令存儲(chǔ)器、輸入存儲(chǔ)器、輸出存儲(chǔ)器、可重構(gòu)陣列處理器與視頻接口，如圖1所示。

圖1 可重構(gòu)結(jié)構(gòu)圖

陣列處理器的每個(gè)PE都具有相同的結(jié)構(gòu)，采用相同的配置方式，支持相同的運(yùn)算操作，這樣的設(shè)計(jì)可以更容易地進(jìn)行算法映射和調(diào)度，也有利于自動(dòng)編譯工具的實(shí)現(xiàn)。該結(jié)構(gòu)的設(shè)計(jì)是基于數(shù)據(jù)并行計(jì)算的單指令多數(shù)據(jù)流(Single Instruction Multiple Data,SIMD)和指令并行計(jì)算的多指令多數(shù)據(jù)流(Multiple Instruction Multiple Data,MIMD)，以解決并行化和非并行化運(yùn)算的高效性和編程的靈活性[8]。換句話說(shuō)，就是利用算法中存在的數(shù)據(jù)級(jí)和任務(wù)級(jí)并行性來(lái)提高程序的性能。為了解決無(wú)線通信信息數(shù)據(jù)量大、難以存儲(chǔ)和傳輸?shù)葐?wèn)題，處理器采用的通信機(jī)制是鄰接互連的網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)和“邏輯共享、物理分布”統(tǒng)一編址的無(wú)Cache分布式共享存儲(chǔ)結(jié)構(gòu)共享寄存器。在陣列處理器上實(shí)現(xiàn)算法的映射時(shí)，采用鄰接互連的共享寄存器對(duì)數(shù)據(jù)進(jìn)行訪存，這樣的編程方式體現(xiàn)了處理器的靈活性及相鄰PE之間的數(shù)據(jù)交互訪問(wèn)能力?？鏟E的訪問(wèn)采用多Bank的并行存儲(chǔ)技術(shù)，實(shí)現(xiàn)數(shù)據(jù)級(jí)并行計(jì)算和指令級(jí)并行計(jì)算的同時(shí)，且支持簇內(nèi)數(shù)據(jù)的全訪問(wèn)。

2.2 ABS算法描述

為了滿足無(wú)線數(shù)據(jù)業(yè)務(wù)量以指數(shù)方式增長(zhǎng)的趨勢(shì)，Pico基站作為一種改善蜂窩網(wǎng)絡(luò)中用戶密集地區(qū)的吞吐量和數(shù)據(jù)速率的方法，引起了廣泛的關(guān)注。由于傳統(tǒng)的移動(dòng)蜂窩網(wǎng)絡(luò)只部署了Macro基站，故存在信號(hào)盲區(qū)、室內(nèi)信號(hào)差以及熱點(diǎn)區(qū)域容量不足等問(wèn)題，因此，引入ABS技術(shù)用于解決控制信道的干擾問(wèn)題。相對(duì)于Macro基站而言，Pico基站發(fā)射功率低，這種網(wǎng)絡(luò)部署方式拉近了基站和終端的距離，網(wǎng)絡(luò)容量得到提升，信號(hào)盲區(qū)、熱點(diǎn)區(qū)域的通信質(zhì)量得到改善，但Pico小區(qū)邊緣用戶干擾嚴(yán)重。為了提高小區(qū)邊緣用戶的網(wǎng)絡(luò)容量，通過(guò)擴(kuò)大Pico基站的覆蓋范圍，分擔(dān)Macro基站的用戶數(shù)，提高用戶吞吐量。

在異構(gòu)網(wǎng)中，傳統(tǒng)的ABS算法是Macro基站與Pico基站分別接收固定的資源塊，這樣帶來(lái)的問(wèn)題是干擾大，功率低。傳統(tǒng)算法中Macro基站的發(fā)射功率比Pico基站大得多，如果仍按照最大信干噪比(Signal to Interference plus Noise Ratio,SINR)進(jìn)行接入，將導(dǎo)致大部分用戶自動(dòng)接入到Macro基站中。Pico基站服務(wù)的用戶則較少，且Pico基站覆蓋邊緣的大部分用戶仍選擇接入Macro基站，不利于Pico基站分流Macro基站的負(fù)荷，大大降低了Pico基站能為系統(tǒng)帶來(lái)的容量增益，不符合異構(gòu)網(wǎng)的設(shè)計(jì)初衷[9]。為了解決這個(gè)問(wèn)題，對(duì)ABS算法提出改進(jìn)，根據(jù)Macro基站用戶資源塊進(jìn)行動(dòng)態(tài)調(diào)整，將用戶數(shù)分流給Pico基站，以此來(lái)提高M(jìn)acro基站的系統(tǒng)容量。為了使用戶盡可能地接入Pico基站，提高LTE-A系統(tǒng)兩層異構(gòu)網(wǎng)絡(luò)中的下行信道利用率，本文基于小區(qū)增強(qiáng)覆蓋技術(shù)提出了一種動(dòng)態(tài)調(diào)度ABS算法。該方案的原理是旨在用戶測(cè)量得到Pico基站發(fā)送的信干噪比ρ上增加一個(gè)正的偏置值，將這個(gè)結(jié)果與Macro基站發(fā)送的信干噪比φ進(jìn)行比較，選擇接入相對(duì)較大的基站。其公式(1)如下：

(1)

通過(guò)在小區(qū)選擇過(guò)程中加入一個(gè)λ的偏置值，使Pico基站的覆蓋范圍擴(kuò)大，讓原本接入Macro基站的部分用戶被強(qiáng)行接入到Pico基站。在Pico基站信號(hào)強(qiáng)度低于Macro基站時(shí)，用戶選擇接入Pico基站，達(dá)到分擔(dān)Macro基站負(fù)荷的目的。

2.3 改進(jìn)ABS算法的并行化實(shí)現(xiàn)

此時(shí)，單位帶寬下接入Macro基站的用戶總?cè)藬?shù)的系統(tǒng)容量(單位為bit/s·Hz-1)可以表示為λ的函數(shù)，即

(2)

式中：Nmue=Nu-Npue。定義用戶接入Pico中心小區(qū)的信干噪比為ρa(bǔ)bs，接入Pico增強(qiáng)小區(qū)的信干噪比為ρnabs，Pico基站的系統(tǒng)容量可以表示為λ的函數(shù)，即

(3)

ABS算法具有高計(jì)算密集型的特點(diǎn)，并且數(shù)據(jù)之間的并行性很高，同一時(shí)刻存在大量的相同操作，因而符合陣列處理器所具有的SIMD模式并行計(jì)算的特點(diǎn)。按照算法的執(zhí)行順序，對(duì)算法進(jìn)行劃分，將可并行的部分進(jìn)行整合，從而縮短了解決整個(gè)算法所需的計(jì)算時(shí)間。因此，我們對(duì)ABS算法進(jìn)行分塊處理，將不同類型的數(shù)據(jù)塊存放在不同的PE上，以減少算法的計(jì)算過(guò)程和內(nèi)存之間數(shù)據(jù)的搬運(yùn)次數(shù)，進(jìn)而優(yōu)化ABS算法運(yùn)算所需的計(jì)算周期，使得算法在不同的小區(qū)偏置值下的系統(tǒng)容量和下行信道利用率可以得到有效的均衡。圖2是在可重構(gòu)陣列結(jié)構(gòu)上實(shí)現(xiàn)改進(jìn)的ABS算法映射方案，以4個(gè)PE為一組，首先在小區(qū)選擇參數(shù)中加入一個(gè)λ的偏置值，根據(jù)用戶在兩層異構(gòu)網(wǎng)絡(luò)中信干噪比的差值，判斷用戶是接入Macro基站還是Pico基站，以邊緣用戶數(shù)與總用戶數(shù)的比值作為ABS的動(dòng)態(tài)配置比率。

圖2 算法在陣列結(jié)構(gòu)映射數(shù)據(jù)流圖

下面是算法的具體映射步驟。

Step 1 分別選取一段Macro基站的信干噪比φ和Pico基站的信干噪比ρ存入可重構(gòu)陣列結(jié)構(gòu)PE01、PE13、PE20的共享寄存器中。

Step 2 使用PE01(PE13、PE20)根據(jù)接入的信干噪比差γ作為判決門限進(jìn)行基站的選擇，通過(guò)鄰接互連可由相關(guān)PE00(PE03、PE30)、PE02(PE23、PE10)、PE11(PE12、PE10)訪問(wèn)。對(duì)公式(1)改進(jìn)，推導(dǎo)得到公式(4)：

(4)

如果φ-ρ>λ，將值存入到PE00的共享寄存器中，統(tǒng)計(jì)接入Macro基站的用戶數(shù)和系統(tǒng)容量；如果0<φ-ρ≤λ，則存入到PE11的共享寄存器中，統(tǒng)計(jì)接入邊緣小區(qū)的Pico基站邊緣用戶數(shù)和系統(tǒng)容量；如果是φ-ρ≤0，則存入到PE02共享寄存器中，并統(tǒng)計(jì)接入中心小區(qū)的Pico基站中心用戶數(shù)和系統(tǒng)容量。

Step 3 PE00、PE02、PE11三個(gè)輕核處理元，當(dāng)每次從PE01收到判決的用戶數(shù)時(shí)，對(duì)接入的用戶統(tǒng)計(jì)用戶數(shù)和系統(tǒng)容量。在這個(gè)過(guò)程中PE00、PE01、PE02、PE11是并行操作的，這樣可以提高算法運(yùn)行速度，效率更高。當(dāng)PE00(或者PE02、PE11)收到PE01鄰接互連傳來(lái)的數(shù)據(jù)時(shí)，統(tǒng)計(jì)接入Macro基站的用戶數(shù)(或者Pico基站的用戶數(shù))，并根據(jù)接收到的數(shù)據(jù)計(jì)算系統(tǒng)容量。4個(gè)PE為一組進(jìn)行一次統(tǒng)計(jì)，如果選用的PE數(shù)增加，運(yùn)行周期成倍數(shù)降低。

3 實(shí)驗(yàn)結(jié)果與分析對(duì)比

根據(jù)可重構(gòu)陣列結(jié)構(gòu)的設(shè)計(jì)原理，搭建建模仿真平臺(tái)，時(shí)鐘周期為20 ns。在該建模仿真平臺(tái)上，對(duì)改進(jìn)的ABS算法采用并行化操作的方式實(shí)現(xiàn)算法映射，首先對(duì)系統(tǒng)配置的仿真參數(shù)進(jìn)行設(shè)置，仿真參數(shù)是依據(jù)LTE-A標(biāo)準(zhǔn)制定的，如表1所示。

表1 仿真參數(shù)設(shè)置

基于不同的CRE值，分別仿真了不同ABS配置情況下的系統(tǒng)性能。用戶采用最強(qiáng)接收信號(hào)功率準(zhǔn)則進(jìn)行接入，調(diào)整CRE動(dòng)態(tài)的分配用戶資源，使得接入Pico基站的用戶數(shù)增加，分擔(dān)Macro基站的系統(tǒng)容量。隨著CRE的增大，Pico基站的用戶數(shù)不斷增加，如圖3所示。所以，在LTE-A異構(gòu)網(wǎng)中有必要改變小區(qū)切換和重選策略，讓更多移動(dòng)終端選擇駐留在Pico基站為服務(wù)小區(qū)，以保證小區(qū)分裂增益的最大化，提升全網(wǎng)總體性能。Pico基站可以利用受保護(hù)的子幀進(jìn)行數(shù)據(jù)傳輸，提升其邊緣用戶的吞吐量；由于Macro基站在ABS子幀上不能調(diào)度任何用戶數(shù)據(jù)，會(huì)造成Macro基站的容量損失。

圖3 Pico-h-User用戶變化趨勢(shì)

由Macro-Pico構(gòu)成的兩層異構(gòu)網(wǎng)絡(luò)中，Macro-Pico網(wǎng)絡(luò)混合部署時(shí)，當(dāng)接入Pico小區(qū)的用戶達(dá)到20%時(shí)，與單獨(dú)部署Macro基站相比節(jié)能可高達(dá)60%[10]。從算法實(shí)現(xiàn)角度分析，本文所提出的方法，隨著CRE的增加，Macro基站的系統(tǒng)容量不斷降低，用戶數(shù)降低，Pico基站分擔(dān)了Macro基站的負(fù)載。當(dāng)偏置值CRE=3 dB時(shí)，接入Macro基站的用戶數(shù)大約只有45%，Pico基站分擔(dān)的接入用戶數(shù)可以達(dá)到22%。此時(shí)，異構(gòu)網(wǎng)絡(luò)系統(tǒng)容量的整體性能達(dá)到最佳，Pico基站可以使系統(tǒng)網(wǎng)絡(luò)性能獲得有效的增益。

為了評(píng)估本文所改進(jìn)的ABS算法，與文獻(xiàn)[11]對(duì)比，表2為偏置值CRE=3 dB的系統(tǒng)性能。本文方案與文獻(xiàn)[11]對(duì)比，雖然Macro用戶的平均吞吐率和Macro基站吞吐量具有相似的結(jié)果，但是相比于文獻(xiàn)[11]，本文提出的方案可以獲得更好的性能。

表2 基于改進(jìn)的ABS算法方案的系統(tǒng)性能比較

從硬件實(shí)現(xiàn)角度對(duì)算法進(jìn)行簡(jiǎn)單的性能分析。在算法映射時(shí)采用不同的處理器核數(shù)進(jìn)行測(cè)試，最后得到的結(jié)果如表3所示。根據(jù)性能提升計(jì)算公式[12]

(5)

可以得出整體處理器的性能提升百分比如表3所示。從表3可以看出，使用的處理器PE數(shù)增加，算法的整體運(yùn)算速度明顯提高。這是因?yàn)樗惴ǖ牟⑿谢潭雀?，處理器PE數(shù)越多，并行化程度越高，可以同時(shí)處理數(shù)據(jù)，對(duì)處理器提升算法的性能影響比較大。對(duì)于多核陣列處理器而言，12個(gè)處理器同時(shí)調(diào)度映射算法的設(shè)計(jì)，使得算法的并行化程度最高且處理器的性能提升最大，充分體現(xiàn)了陣列處理器的優(yōu)點(diǎn)。

表3 性能分析表

4 結(jié)束語(yǔ)

本文研究了LTE-A系統(tǒng)下兩層異構(gòu)網(wǎng)絡(luò)中的下行信道利用率，分析了CRE技術(shù)，提出了一種動(dòng)態(tài)調(diào)度ABS的算法。從硬件實(shí)現(xiàn)角度分析，在可重構(gòu)陣列處理器上實(shí)現(xiàn)改進(jìn)的ABS并行化實(shí)現(xiàn)方案，使用12個(gè)輕核處理元PE進(jìn)行大規(guī)模的數(shù)據(jù)并行，極大地提高了算法的執(zhí)行時(shí)間，算法的運(yùn)算周期大幅降低，性能提升77.03%。從算法性能角度分析，所設(shè)計(jì)的方法能夠更合理地利用資源，Macro基站吞吐量提高到4.76 Mbit/s，不僅提高了系統(tǒng)總?cè)萘?，同時(shí)也實(shí)現(xiàn)了資源的合理利用，能夠滿足無(wú)線通信設(shè)備要求提供的高帶寬、高速度、大容量的無(wú)線接入要求。在未來(lái)工作中，我們將考慮其他無(wú)線通信算法在陣列處理器上的映射以提高算法的性能。

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Parallel Implementation of Improved Almost Blank Subframes Algorithm on Array Processor

LI Xuetinga,JIANG Linb,ZHANG Xinb,CUI Pengfeib,ZHANG Yanc

(a.School of Computer Science;b.School of Electronic Engineering;c.School of Communication and Information Engineering,Xi′an University of Posts and Telecommunications,Xi′an 710121,China)

Inter-cell interference(ICI) coordination appears in the two-layer heterogeneous networks is a hot topic in the current research on heterogeneous network interference. The software implementation of cell range expansion control almost blank subframes(ABS) scheme has the weakness of large amount of data processing and slow speed. Based on the reconfigurable array processor,a dynamic interference coordination method is presented which is ABS parallel implementation hardware implementation scheme. In the cell range expansion,this algorithm dynamically allocates ABS ratio according to the number of users in order to improve the channel capacity of the cell edge users.By pipelining processing between multiple Processing Element(PE) parallel computing,the operation efficiency of the algorithm is improved. The test results show,when 12 PEs are used and scheduled to realize mapping,in 1 983 operation cycle,the performance enhances 77.03% in comparison with single PE.The parallel computing capability of the algorithm is significanty improved and the macro base station user throughput can reach 4.76 Mbit/s.

heterogeneous network;inter-cell interference coordination;reconfigurable array processor;almost black subframes;cell range expansion

10.3969/j.issn.1001-893x.2017.04.013

李雪婷,蔣林,張新,等.陣列處理器中改進(jìn)幾乎空白子幀算法的并行化實(shí)現(xiàn)[J].電訊技術(shù)，2017,57(4):444-449.[LI Xueting,JIANG Lin,ZHANG Xin,et al.Parallel implementation of improved almost blank subframes algorithm on array processor[J].Telecommunication Engineering,2017,57(4):444-449.]

2016-07-28；

2016-12-15 Received date:2016-07-28；Revised date：2016-12-15

國(guó)家自然科學(xué)基金資助項(xiàng)目(61272120，61634004，61602377)；陜西省自然科學(xué)基金資助項(xiàng)目(2015JM6326)；陜西省科技統(tǒng)籌創(chuàng)新工程項(xiàng)目(2016KTZDGY02-04-02)

TN925

A

1001-893X(2017)04-0444-06

李雪婷(1989—)，女，山西太原人，碩士研究生，主要研究方向?yàn)橛?jì)算機(jī)技術(shù)；

Email:18292861351@163.com

蔣 林(1970—)，男，陜西楊凌人，教授,西安郵電大學(xué)副校長(zhǎng)，主要研究方向?yàn)閷Ｓ眉呻娐吩O(shè)計(jì)；

Email:jl@xupt.edu.cn

張 新(1968—)，女，陜西西安人，西安郵電大學(xué)教授，主要研究方向?yàn)楫悩?gòu)網(wǎng)絡(luò)；

崔朋飛(1990—)，男，河南安陽(yáng)人，碩士研究生，主要研究方向?yàn)殡娮优c通信；

張 艷(1988—)，女，陜西榆林人，主要研究方向?yàn)橥ㄐ排c信息系統(tǒng)。

*通信作者：jl@xupt.edu.cn Corresponding author：jl@xupt.edu.cn