三維集成技術(shù)及其設(shè)計(jì)挑戰(zhàn)*

閆改珍，徐朝勝，李雙喜

(安徽科技學(xué)院,安徽 鳳陽(yáng) 233100)

三維集成技術(shù)及其設(shè)計(jì)挑戰(zhàn)*

閆改珍，徐朝勝，李雙喜

(安徽科技學(xué)院,安徽 鳳陽(yáng) 233100)

堆疊多層有源器件的三維集成電路，可以極大的增強(qiáng)芯片性能、功能特性和封裝密度，有利于實(shí)現(xiàn)異構(gòu)材質(zhì)、器件和信號(hào)集成的微處理器架構(gòu)。但目前的三維集成技術(shù)仍面臨著從前端設(shè)計(jì)到后端工藝制造的一系列挑戰(zhàn)。本文首先介紹了三維集成電路的優(yōu)勢(shì)和三維集成的關(guān)鍵技術(shù)，在此基礎(chǔ)上總結(jié)了三維集成電路設(shè)計(jì)所面臨的挑戰(zhàn)，最后對(duì)三維集成電路設(shè)計(jì)相關(guān)的研究方向作了展望。

三維；集成電路；工藝技術(shù)；測(cè)試技術(shù)

近幾十年來(lái)，晶體管特征尺寸的不斷縮小，驅(qū)動(dòng)著集成電路(Integrated Circuit,IC)飛速發(fā)展。然而，隨著晶體管的物理尺寸已近器件技術(shù)極限，簡(jiǎn)單通過(guò)尺寸縮小提升性能的空間越來(lái)越小，只有通過(guò)架構(gòu)的改變滿足新的設(shè)計(jì)需求。與此同時(shí)，互連性能隨著工藝尺寸減小而惡化，越來(lái)越成為片上系統(tǒng)的瓶頸因素[1]。插入中繼緩沖器是優(yōu)化互連性能的常用手段，然而，隨著集成電路特征尺寸的縮小與互連線長(zhǎng)的增加，需要插入中繼驅(qū)動(dòng)器的尺寸與數(shù)目急劇上升[2]，從而造成中繼器本身在延時(shí)、功耗及面積等方面的嚴(yán)重問(wèn)題。三維集成技術(shù)(Three-Dimensional Integration Technology)將多個(gè)晶片(die)在垂直方向堆疊，層間通過(guò)高速且高密度的硅通孔(Through Silicon Visas,TSVs)相連，從而有效縮短全片內(nèi)連線長(zhǎng)度，并提高器件密度，為片上系統(tǒng)設(shè)計(jì)提供了新的維度。

1 三維集成電路的優(yōu)勢(shì)

3D集成技術(shù)不需要進(jìn)一步減小器件尺寸，就可以在很多方面得到性能上的提升。晶體管可以訪問(wèn)更多的相鄰器件，每個(gè)電路功能塊可以提供更高帶寬。同時(shí)，由于縮短了導(dǎo)線長(zhǎng)度，減小了分布電容，3D集成電路可降低功耗，提高抗干擾能力，改善芯片的封裝密度。

1.1 功耗優(yōu)勢(shì)

3D IC有助于壓縮線長(zhǎng)，減小網(wǎng)絡(luò)中的最長(zhǎng)路徑。較短的線長(zhǎng)有助于減小平均負(fù)荷電容，并減少長(zhǎng)連接中的中繼器個(gè)數(shù)，而支持中繼的互連線的功耗比重巨大。與2D IC相比，在3D IC中平均互連長(zhǎng)度的壓縮可使連線效率提高15%，使總功耗值減小10%[3]。

1.2 抗干擾優(yōu)勢(shì)

3D IC中，互連線的縮短以及由此帶來(lái)的負(fù)荷電容的減小，將會(huì)減小同步開(kāi)關(guān)事件引入的噪聲。更短的連線意味著更小的線間電容，從而減小信號(hào)的線間串?dāng)_。使用更少中繼器的更短的全局連線也會(huì)減少引入噪聲和抖動(dòng)的概率，從而提供更好的信號(hào)完整性。

1.3 邏輯擴(kuò)展的優(yōu)勢(shì)

MOSFET的扇出率受制于每個(gè)周期內(nèi)固定的導(dǎo)線電容增益的影響，增加的內(nèi)部邏輯門(mén)負(fù)荷受到外部導(dǎo)線電容的極大影響。3D IC降低了導(dǎo)線負(fù)荷，因而可以驅(qū)動(dòng)更多的邏輯門(mén)，即具有更大的扇出[4]。

1.4 器件密度的提升

在三維結(jié)構(gòu)中，有源器件可以堆疊，芯片的封裝尺寸減小了。與2D技術(shù)相比，使用3D技術(shù)設(shè)計(jì)的標(biāo)準(zhǔn)反相器所占用的面積(器件區(qū)域和金屬互連線所占面積的總和)可以得到30%的提升。電路的堆疊使得器件的體積和重量減小，這在無(wú)線、便攜和軍事設(shè)備中特別有用。

2 三維集成的關(guān)鍵技術(shù)

包含多層有源器件的三維集成電路，可以極大地增強(qiáng)芯片性能、功能特性和封裝密度，可以提供很多有利于異構(gòu)材質(zhì)、器件和信號(hào)集成的微處理器架構(gòu)。然而，看到3D IC優(yōu)越性的同時(shí)，必須看到3D集成電路技術(shù)面臨的挑戰(zhàn)。同時(shí)，用于將不同層的有源器件互連的流程應(yīng)與當(dāng)前的硅處理技術(shù)工藝兼容。這些流程必須滿足量產(chǎn)需求，即：可靠性、高產(chǎn)出率和合理的成本。目前IBM公司已在三維集成工藝中取得突破[5]，簡(jiǎn)要總結(jié)如下：

2.1 晶片薄化(Wafer Thinning)

基于機(jī)械研磨和濕法刻蝕的技術(shù)可以將200 mm的硅片打磨到20 μm的厚度。為了便于移除體硅，IBM 3D工作組使用了SOI(Silicon on Insulator)和玻璃基座。氧化埋層充當(dāng)了基座打薄的刻蝕阻擋層,使得高性能的IC制造工藝的使用成為可能，而玻璃基座的使用可以提高對(duì)準(zhǔn)精度。這兩個(gè)特征提供了在器件間形成最短路徑的手段。在玻璃載體上的最后封裝將所有的體硅移除，僅保留器件層和它的金屬層。這使得堆疊透明，因此可以進(jìn)行通孔對(duì)齊流程。

2.2 對(duì)齊(Alignment)

標(biāo)準(zhǔn)的對(duì)齊方法有正面對(duì)齊和背面對(duì)齊兩種。未來(lái)高密度3D IC的主要挑戰(zhàn)是深亞微米級(jí)的對(duì)準(zhǔn)需求。通過(guò)現(xiàn)在的商業(yè)對(duì)準(zhǔn)工具測(cè)試，正面對(duì)齊方式下最高的3sigma對(duì)準(zhǔn)精度為1 μm。對(duì)于多層堆疊的打薄的IC器件層，不會(huì)出現(xiàn)信號(hào)的退化，也可以獲得良好的對(duì)準(zhǔn)特性。若使用不透明的載體，穿過(guò)硅層時(shí)，和波長(zhǎng)相關(guān)的信號(hào)退化會(huì)降低對(duì)準(zhǔn)精度(特別是對(duì)于厚于40 μm的硅層)。因此，對(duì)于非透明的基片，分辨率和硅的透明性間的折中確實(shí)是個(gè)挑戰(zhàn)。

2.3 鍵合(bonding)

對(duì)于所有類型的鍵合方法，鍵合接口的質(zhì)量與表面的光滑度和清潔度有很大關(guān)系。特別是對(duì)于熔融物鍵合，需要原子級(jí)的表面光滑。通常在鍵合之前，采用化學(xué)機(jī)械打磨和濕法化學(xué)表面處理相結(jié)合的方法來(lái)確保鍵合表面的清潔和活性。需要控制清潔過(guò)程和淀積后退火過(guò)程的強(qiáng)度，以減少在鍵合表面的氣泡的形成。鍵合接口的質(zhì)量，如鍵合強(qiáng)度、氣泡含量、清潔度對(duì)于確保層間過(guò)孔制造過(guò)程中的高產(chǎn)出率至關(guān)重要，此外，綁定技術(shù)的溫度必須與每個(gè)功能層的溫度限制兼容。

2.4 層間過(guò)孔制作(Inter-device-layer via fabrication)

3D IC技術(shù)需要形成高縱橫比的過(guò)孔。制作這類過(guò)孔的制模和金屬化工藝過(guò)程(如：等離子體刻蝕，金屬填充和化學(xué)機(jī)械打磨)必須與其它的BEOL流程工藝兼容。所有的金屬化制作工藝都有過(guò)孔最大縱橫比的限制，會(huì)使每個(gè)層有源器件和無(wú)源器件的布局受到限制。SOI基座的埋置氧化層可以將傳送裝置層的厚度控制在非常嚴(yán)格的誤差區(qū)間。允許垂直方向可以堆疊的層空間僅幾微米時(shí)，層間過(guò)孔的有效縱橫比可以最小化。充分發(fā)揮3D IC的潛力，需要深亞微米級(jí)的過(guò)孔直徑，與目前的FEOL工藝兼容。因此通過(guò)堆疊高性能CMOS器件形成的3D IC的性能和最終的實(shí)用性依賴于鍵合對(duì)齊的容差以及深亞微米下互連不同層的高縱橫比尺寸過(guò)孔的結(jié)構(gòu)和電氣完整性。IBM目前已可制作縱橫比在6∶1到11∶1的過(guò)孔,最小的過(guò)孔底部直徑為0.14 μm，高1.6 μm,相當(dāng)于每平方厘米100 000 000的過(guò)孔密度。

3 三維集成電路面臨的挑戰(zhàn)

三維集成技術(shù)可有效縮短全片內(nèi)連線長(zhǎng)度，為多核片上系統(tǒng)架構(gòu)的設(shè)計(jì)提供了新的維度。但三維集成電路設(shè)計(jì)仍受TSV工藝、散熱、可測(cè)試性等方面的約束，面臨一系列的挑戰(zhàn)。

1) 三維集成電路的設(shè)計(jì)受TSV的工藝約束。據(jù)2013 ITRS[1](International Technology Roadmap for Semiconductors)預(yù)測(cè)，至2018年，TSV可能的最小尺寸為4～8 μm，而4輸入與非門(mén)的面積將降低到0.05 μm2，平面金屬互連線的尺寸約為0.2 μm，太多TSV無(wú)疑會(huì)帶來(lái)巨大的面積開(kāi)銷。與此同時(shí)，芯片良率受單根TSV鍵合成功率的影響，模型如式(1)所示:

y=(1-f)Ntsv.

(1)

當(dāng)單根TSV鍵合失敗率f為10-4，TSV數(shù)目Ntsv在2 000根以上時(shí)，芯片的整體良率將下降至80%以下[6]。

2) 三維集成電路面臨嚴(yán)重的散熱問(wèn)題。由于在垂直方向上堆疊了更多的有源器件，3D片上系統(tǒng)的功率密度迅速增大,使得片上溫度迅速升高,而溫度升高會(huì)使得器件的漏電流增大，并推動(dòng)片上溫度不斷攀升，最終可能使得系統(tǒng)進(jìn)入熱失控狀態(tài)。

3) 測(cè)試問(wèn)題是三維集成電路中面臨的又一挑戰(zhàn)。與非堆疊集成電路測(cè)試不同，三維集成電路測(cè)試分鍵合前測(cè)試與鍵合后測(cè)試兩部分，分別完成單層芯片測(cè)試與針對(duì)多層裸芯集成過(guò)程中的整體系統(tǒng)測(cè)試，因而三維集成電路將需要引入更多的測(cè)試觸點(diǎn)，從而增加電路面積，并可能導(dǎo)致平面內(nèi)的布局布線阻塞。

4 總結(jié)與展望

鑒于三維集成技術(shù)的優(yōu)勢(shì)及其所面臨的挑戰(zhàn)，國(guó)內(nèi)外學(xué)者在下述相關(guān)方向展開(kāi)研究，并成為業(yè)界研究熱點(diǎn)。

1) 三維片上網(wǎng)絡(luò)

三維片上網(wǎng)絡(luò)(Networks-on-Chip,NoC)是三維集成技術(shù)與片上網(wǎng)絡(luò)互連技術(shù)的有機(jī)結(jié)合，通過(guò)給路由器增加垂直端口實(shí)現(xiàn)相鄰層內(nèi)節(jié)點(diǎn)的通信，而各個(gè)資源節(jié)點(diǎn)則可以保留原有的二維集成工藝。因而，三維片上網(wǎng)絡(luò)兼有3D集成和NoC互連的優(yōu)點(diǎn)，在降低通信延時(shí)和功耗的同時(shí)，系統(tǒng)的可擴(kuò)展性得到了增強(qiáng)。因而通過(guò)三維片上網(wǎng)絡(luò)拓?fù)湓O(shè)計(jì)充分利用垂直方向TSV通信鏈路優(yōu)勢(shì)，并盡可能減少垂直方向使用的TSV數(shù)目是當(dāng)前業(yè)界關(guān)注的焦點(diǎn)。

2) 散熱管理

散熱是三維片上系統(tǒng)的突出問(wèn)題，目前已有的散熱機(jī)制主要有物理級(jí)散熱與體系結(jié)構(gòu)級(jí)散熱兩種。與微槽液冷(Micro-channel Fluid Cooling，MFC)及散熱TSV插(Thermal TSV Insertion)等物理散熱方法相比，動(dòng)態(tài)調(diào)壓調(diào)頻(Dynamic Voltage Frequency Scaling,DVFS)、時(shí)鐘門(mén)控、任務(wù)映射與遷移等體系結(jié)構(gòu)級(jí)的動(dòng)態(tài)散熱管理機(jī)制(Dynamic Thermal Management,DTM)具有更小的器件/電路開(kāi)銷，是當(dāng)前三維片上系統(tǒng)的熱點(diǎn)研究?jī)?nèi)容之一。

3) 三維集成可測(cè)性設(shè)計(jì)

3D片上系統(tǒng)測(cè)試的時(shí)間優(yōu)化問(wèn)題可以通過(guò)將掃描鏈和功能性輸入/輸出端口映射到一個(gè)假定的平面，轉(zhuǎn)化為一個(gè)2D問(wèn)題。但3D片上系統(tǒng)可測(cè)性設(shè)計(jì)需額外引入大量TSV開(kāi)銷用于連接測(cè)試掃描鏈。鑒于大量的TSV會(huì)產(chǎn)生較大的面積開(kāi)銷，并對(duì)集成電路的成品率產(chǎn)生負(fù)面影響，測(cè)試環(huán)中TSV數(shù)目的優(yōu)化及TSV約束下的測(cè)試時(shí)間優(yōu)化成為一項(xiàng)重要的研究?jī)?nèi)容。

4) 三維光電混合片上互連

大規(guī)模片上互連架構(gòu)中，完全基于電信號(hào)的互連架構(gòu)在通信密集的應(yīng)用下產(chǎn)生驚人的通信功耗與通信延時(shí)。三維集成技術(shù)支持異構(gòu)集成，使得通過(guò)片上光互連構(gòu)建高帶寬、低延時(shí)、低網(wǎng)絡(luò)直徑的互連架構(gòu)成為可能。結(jié)合片上光互連通信構(gòu)成混合三維片上網(wǎng)絡(luò)將成為未來(lái)的重要發(fā)展方向。

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Three-dimensional Integrated Technologies and Design Challenges

Yan Gaizhen, Xu Chaosheng, Li Shuangxi

(AnhuiScienceandTechnologyUniversity,FengyangAnhui233100,China)

Three-dimensional integrated circuits, with multiple active device layers stacking up, can not only greatly enhance the chip performance, functionality and package density, but also be able to provide the micro-processor architecture that integrating heterogeneous materials, devices and signals. However, till now, there are still a series of challenges that from the front end engineering to the back end processing for the 3D integrated technologies. In this paper, the advantages and the key technologies of 3D IC are firstly introduced. And then, challenges for the 3D IC design are described in detail. Finally, the future research topics in 3D IC design are forecasted.

three dimension; integrated circuit; processing engineer; test technology

2017-04-17

安徽省高等學(xué)校自然科學(xué)研究重點(diǎn)項(xiàng)目(KJ2017A501)

閆改珍(1982- )，女，山西人，講師，碩士生研究生，畢業(yè)于太原理工大學(xué)，現(xiàn)工作于安徽科技學(xué)院，主要從事電子信息教學(xué)教育。

1674- 4578(2017)03- 0088- 03

TN403

A