集成電路中ESD防護研究

趙 瑞

南京中電熊貓液晶顯示科技有限公司

集成電路中ESD防護研究

趙 瑞

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隨著集成電路的發(fā)展，芯片采用先進的工藝，性能越來越好。然而這些先進的工藝對芯片的靜電放電(ESD)的承受能力削弱，同時人們對于芯片 ESD 的防護要求不但沒有降低，反而越來越高，這使得 ESD 防護電路更加不容易設計。國內 ESD 防護的研究相對落后于國際先進水平，特別是國產(chǎn)的集成電路芯片，ESD 已經(jīng)使芯片的成品率和可靠性大大降低，因此對芯片 ESD 的研究意義非常重大。本文對集成電路的 ESD 防護技術進行了研究。

集成電路；ESD 防護技術；應用

當今科技日新月異，發(fā)展更新速度飛快，尤其是是在電子信息領域。在集成電路設計方面，集成電路(IC)的工藝水平不斷發(fā)展進步，集成電路的工藝尺寸不斷下降，高分子材料也在集成電路中得到廣泛使用，但是在器件特征尺寸的縮小以及新材料得到應用的同時，不可避免的會帶來一些負面的影響，其中靜電放電(Electrostatic Discharge，ESD)保護器件的設計就變得越來越困難，使得產(chǎn)品的靜電現(xiàn)象的產(chǎn)生日益嚴重，因而靜電的危險性越來越大，也使得芯片的靜電放電(ESD)保護電路的設計越來越復雜。

1 、ESD防護電路設計的基本原則

①保護器件在電路正常工作的時候必須處于關閉狀態(tài)(即沒有ESD事件發(fā)生時)，這與ESD器件的觸發(fā)電壓有關，否則誤觸發(fā)會導致核心電路出現(xiàn)故障；②當微電子芯片遭遇ESD事件時，該保護器件必須迅速打開(納秒級別)，特別是對于快的ESD事件尤為重要，如器件充電模型(CDM)，否則如果保護電路不能及時開啟，會導致核心電路損毀；③芯片pin管腳上的電壓(即落在ESD保護器件上的電壓與金屬互連線上的電壓之和)，必須不能超過核心電路所能承受的最高電壓，否則會導致核心電路損毀；④在設計的ESD保護等級下，保護電路必須不被損毀，這是ESD器件魯棒性相關問題；⑤在ESD事件發(fā)生過后，保護器件必須回到關閉狀態(tài)，否則，器件會進入到被禁止的閂鎖狀態(tài)，導致核心電路發(fā)生故障。

2 、ESD 失效模式及失效機理

2.1 ESD失效模式

一般情況下，ESD引起的失效，是不可逆的而且是破壞性的?？傮w而言，主要有兩大失效模式：突發(fā)性完全失效和潛在性失效。

突發(fā)性完全失效。器件性能突然惡化，一個或幾個電參數(shù)突然完全失效，器件的功能甚至因此而完全喪失。電參數(shù)漂移嚴重、短路及開路是其主要的表現(xiàn)形式。

潛在性失效。在帶電體靜電量存儲較低或靜電勢較低并且器件存在ESD回路的情況下，ESD放電時通過器件的電流有限，這樣ESD的一次瞬間放電不足以使器件完全發(fā)生突發(fā)性失效，但是器件會有輕微的內部損傷，更重要的是這種輕微的損傷是可以積累下來的。隨著ESD放電次數(shù)的不斷增加，器件的電路也不斷的受到損傷，閾值電壓也會慢慢下降，器件的電參數(shù)也會慢慢劣化，這就是潛在性失效。潛在性失效把器件的使用可靠性及抗靜電的能力降低了。

2.2 ESD下器件的失效機理

(1)來流熔化。靜電放電引起的電流通過結口，在交界處的溫度功耗瞬間上升引起硅表面融化，當硅發(fā)生熔化時，其電阻降低了30倍，這導致了更大的電流通過熔化區(qū)，進一步加熱和熔化區(qū)，導致熱失控以及二次擊穿的產(chǎn)生。同時，摻雜原子沿熔化路由再分配漏電流，過高的漏電流和電場引起結點晶格損傷，最嚴重的情況是發(fā)生節(jié)點完全短路。

(2)電荷注入。在靜電放電過程中，導致結點反向偏置，雪崩擊穿，一些載流子因此有足夠的能量克服氧化層進入硅能量勢壘，使表面的閾值電壓漂移，場效應晶體管VT的結果會因此受到影響、二極管的擊穿電壓和雙極性晶體管。

(3)氧化層開裂。電壓可以被ESD電流所感應，氧化層的介質強度低于增強的電場強度，氧化層會因此而斷裂，這在MOS器件的氧化層破裂是占主導地位的。

(4)薄膜燒毀。靜電放電引起的功率密度超過在薄膜中的承受力，焦耳加熱熔化導致薄膜熔化而后被燃燒。電路的每個薄膜都會受到其熔化效應的影響，包括擴散阻力和薄膜，多晶硅互聯(lián)、金屬互連。具有薄膜電阻的電路對損傷最為敏感。

3 、ESD 防護

3.1 技術防護

靜電放電對集成電路芯片的損傷主要有兩種形式：一種是熱失效，一種是電失效。熱失效是當ESD電流通過芯片的pin管腳流過芯片內部，若果電流的強度足夠大，會在芯片內部很小的空間產(chǎn)生大量熱量，使該局部區(qū)域溫度迅速升高，最終導致芯片燒毀，通常熱失效燒毀的區(qū)域有互連線、多晶硅電阻和擴散電阻等。電失效是發(fā)生在保護電路沒有起到有效的保護作用，ESD高電壓直接加到了芯片內部電路上，如果加在MOS晶體管的柵氧化層上，由于內部電路MOS晶體管的柵氧化層厚度是非常薄的，高電壓加在如此薄的柵上產(chǎn)生強電場，最終導致柵被擊穿，如果加在二極管上，會導致PN結擊穿。要防止ESD電流對芯片內部電路造成損傷，就是要在當ESD電流來臨時，將該電流繞過芯片內部電路從旁邊的一條低阻值的通道泄放，這條低阻通道在泄放大的ESD電流的同時還要保證電壓降足夠小，保證芯片內部電路既不會發(fā)生熱失效，也不會發(fā)生電失效。同時前面也提到，該低阻通路在芯片正常工作的時候是關斷的，只有當ESD電壓降臨時才會開啟，這一點也是非常重要的。

3.2 版圖設計優(yōu)化

(1)ESD版圖盡量對稱，并且同類型管腳使用相同的ESD防護電路；(2)接觸孔的密度合適，并且分布均勻；(3)防止互連線過長，減小互連線上寄生電阻；(4)對于二極管ESD防護器件，采用叉指結構，盡可能增加其周長；(5)對于GGNMOS(或GDPMOS)器件，一般采用叉指結構，并且注意叉指的寬度和長度；(6)用SCR器件作為ESD防護器件，合理設計N+擴散區(qū)的距離，防止發(fā)生閂鎖效應。

總之，對集成電路芯片進行 ESD 研究，還有許多工作要做，未來還要面對更多的挑戰(zhàn)。將最先進的 ESD 防護手段應用于工業(yè)和軍事領域，大大提高芯片的成品率以及其可靠性，為國家的集成電路工業(yè)和軍事發(fā)展做出巨大貢獻。

[1] 畢秀文. 高壓集成電路的ESD防護器件設計與研究[D]. 江南大學，2016.