1G/10G EPON共存系統(tǒng)1G ONU端管理模塊硬件設計*

陳學卿，高凡

1 引言

在廣域網(wǎng)接入方面，光纖接入方式是其發(fā)展趨勢，而1G/10G EPON作為其中的一員，也受到越來越多的關(guān)注。為了監(jiān)控網(wǎng)絡，1G/10G EPON系統(tǒng)也應該具有運營管理維護（OAM）功能。為此，在802.ah標準中，IEEE802.3委員會制定了關(guān)于數(shù)據(jù)鏈路層的OAM標準[1]，可以管理直接相連的站點，適用于1G/10G EPON共存系統(tǒng)的1G ONU端。要實現(xiàn)數(shù)據(jù)鏈路層OAM，無論是OLT還是ONU都應有相應的硬件支撐平臺。本文針對ONU端提出基于MPC860EN的管理平臺硬件設計方案，軟件部分則基于pSOS實時嵌入式操作系統(tǒng)[2-3]。

2 1G/10G EPON共存系統(tǒng)1G ONU端管理模塊組成

共存系統(tǒng)ONU端管理模塊以MPC860EN為核心，主要包括MAC控制器接口、程序存儲器FLASH、數(shù)據(jù)存儲器SDRAM、驅(qū)動配置電路、復位電路、時鐘電路、調(diào)試接口電路等組成部分，如圖1所示：

MAC控制器接口為共存系統(tǒng)的帶內(nèi)OAM提供數(shù)據(jù)通道和控制時序信號。程序存儲器FLASH用來存儲管理程序，數(shù)據(jù)存儲器SDRAM用來存儲數(shù)據(jù)。驅(qū)動配置電路對CPU的數(shù)據(jù)地址進行驅(qū)動，并進行上電數(shù)據(jù)初始化配置。復位電路提供CPU需要的各種復位信號。時鐘電路給CPU提供穩(wěn)定的時鐘，保證其正常工作。調(diào)試接口電路提供調(diào)試所需的各種接口，有利于基于pSOS實時嵌入式操作系統(tǒng)的應用程序開發(fā)。

3 MPC860EN結(jié)構(gòu)分析

32位微處理器MPC860EN內(nèi)部由主處理單元、系統(tǒng)接口單元（SIU）、通信處理模塊（CPM）三部分組成[4-8]，如圖2所示。

（1）主處理單元。由內(nèi)置MPC8xx核（EMPC），4 kB的指令Cache和指令MMU（存儲管理單元），4 kB的數(shù)據(jù)Cache和數(shù)據(jù)MMU構(gòu)成。

（2）系統(tǒng)接口單元（SIU）。SIU的作用主要是匹配內(nèi)部總線和外部總線、存儲控制，其他功能包括提供系統(tǒng)功能、實時時鐘（RTC）、PCMCIA-ATA接口等。

（3）通信處理模塊（CPM）。CPM負責數(shù)據(jù)通信，是應用的核心。CPM中集成了RISC處理器、4個串行通信控制器（SCC）、2個串行管理控制器SMC、1個SPI、1個I2C、1個并行I/O、16個串行DMA通道等。

4 電路構(gòu)成

4.1 MAC控制器接口

這部分是設計的核心部分。MAC控制器由FPGA、CPLD、FLASH組成。CPU與FPGA、CPLD直接連接，與FLASH沒有直接連接。

FPGA作為CPU的外設，是權(quán)限最高的中斷源（IRQ0），片選接在CS2上，通過CPU PB18提供的復位信號CPU_RESET_FPGA（需要將PBPAR[DD18]設置為0），可以對FPGA進行復位操作。兩者的數(shù)據(jù)交互有兩種方式：并行和串行。并行方式采用32位數(shù)據(jù)、地址線直接相連。串行方式為發(fā)送數(shù)據(jù)TXD4（需要將PAPAR[DD8]設置為1、PADIR[DD8]設置為0）接SCTXD4、發(fā)送時鐘CLK7（需要將PAPAR[DD7]設置為1、PADIR[DD7]設置為0）提供給SCTCLK4；RXD4（需要將PAPAR[DD9]設置為1、PADIR[DD9]設置為0）接收數(shù)據(jù)SCRXD4、接收時鐘CLK8（需要將PAPAR[DD8]設置為1、PADIR[DD8]設置為0）提供給SCRCLK4。在管理完成時，F(xiàn)PGA需要上報響應信號FPGA_ACK（PB27需要將寄存器PBPAR[DD27]設置為0）給CPU。

CPLD的工作模式由CPU決定，即CPLD工作模式控制信號MODE1。MODE1由CPU的PB16、PB17提供（需要將寄存器PBPAR[DD16]、PBPAR[DD17]設置為0）。CPLD片選信號MCU_CS3-MCU_CS7分別與CPU的CS3-CS7相連。

圖2 MPC860EN結(jié)構(gòu)

4.2 程序存儲器FLASH

FLASH采用的器件是MBM29LV800BA[9]，容量為1 MB。作為BOOTROM，片選CS接在MPC860EN的CS0上，選擇GPCM方式。因此，BR0寄存器中的MS[0-1]應該設置為00，PS設置為10表明數(shù)據(jù)線設置為16位寬度。寫使能信號WE由MPC860EN的WE0提供，輸出使能信號OE由MPC860EN的GPLA1/OE提供。采用按字來存儲的方式，即將BYTE引腳設置為高電平（+3.3 V），格式為1 024 kB；16位數(shù)據(jù)線與MPC860EN的低16位數(shù)據(jù)線相連，19位地址線與MPC860EN的高19位地址線相連。需要注意的是，CPU的數(shù)據(jù)線、地址線和FLASH的數(shù)據(jù)線、地址線順序是反的。MPC860EN的系統(tǒng)時鐘是50 MHz，讀寫周期為700 ns，需要選擇快于700 ns的器件。而MBM29LV800BA接入時間為70 ns～120 ns，完全滿足要求。由IMP811S提供復位/RESET信號，在對CPU硬件復位的同時也對FLASH復位。由于RY/BY腳采用開環(huán)輸出，需要外接上拉電阻到電源。

4.3 數(shù)據(jù)存儲器SDRAM

SDRAM采用韓國SAMSUNG公司生產(chǎn)的K4S6 43232C型專業(yè)器件，容量為8 MB，刷新時間為15.6 μs[10]。該SDRAM內(nèi)部由4個Bank組成，每個Bank有2 048行和256列。片選CS接在CS1上，選擇UPMA方式，則BR1寄存器中的MS[0-1]應該設置為10，PS設置為00表明數(shù)據(jù)線設置為32位寬度，32位數(shù)據(jù)線與MPC860EN的32位數(shù)據(jù)線相連。需要注意的是，CPU的數(shù)據(jù)線和SDRAM的數(shù)據(jù)線順序是相反的。SDRAM的時鐘CLK由CPU的CLKOUT提供，時鐘使能CKE接高電平。數(shù)據(jù)輸入/輸出屏蔽信號DQM0-3由CPU的BSA3-0供給。地址線A0-A9接CPU地址總線中A29-A20、A10接CPU的GPLA0。行地址觀測腳RAS接CPU的GPLA1、列地址觀測CAS接CPU的GPLA2、寫使能接CPU的GPLA3。Bank選擇地址BA0-1由CPU的A10-9決定。

4.4 驅(qū)動配置電路

用一片IDT74FCT244APV來驅(qū)動CPU32位地址總線的高16位，IDT74FCT244APV的輸出使能OE信號，需設置為低電平。用一片IDT74FCT245APA來驅(qū)動CPU32位地址總線低16位中的高8位，CPU32位數(shù)據(jù)總線的低8位。另用一片IDT74FCT245APA來驅(qū)動CPU的讀寫信號、GPLA1、WE0、SCTCLK2、SCTCLK3五條信號線。設置CPU數(shù)據(jù)總線中的D1、D4、D7-D12外接上拉電阻，即硬件復位配置字為1111110010010，表示支持內(nèi)部仲裁、清除IIP、不支持突發(fā)、程序存儲器數(shù)據(jù)口為16位、內(nèi)部寄存器基地址為0xFFF00000、調(diào)試接口為BDM或JTAG、外部總線速率等于系統(tǒng)時鐘。

4.5 復位電路

設計中采用IMP811S提供上電復位（PORESET）和外部硬件復位（HRESET）。只是在提供外部硬件復位信號時，IMP811S的MR管腳受開關(guān)控制，開關(guān)閉合時產(chǎn)生外部硬件復位信號。復位時，設計中采用設定的復位配置字對內(nèi)部基地址等進行設置，因此要將復位配置控制腳（RSTCONF）接低電平。另外，由BDM接口提供內(nèi)部硬件復位的外部軟件復位信號（SRESET）。

4.6 時鐘電路

選擇50 MHz有源晶振作為時鐘。預分頻數(shù)為512，上電復位缺省[MF+1]為1時，SPLL的輸入OSCCLK選擇EXTCLK，則需要將MODCK[1:2]設置為10。另外，XFC腳需要外接0.1 μF的環(huán)路濾波電容，才能保證SPLL正常工作。

4.7 調(diào)試接口電路

調(diào)試接口電路包括RS232串行接口、10M以太網(wǎng)接口、BDM（Background Debug Mode，背景調(diào)試模式）和JTAG（Joint Test Action Group，聯(lián)合測試行動組）進行調(diào)試。設計中，串口接在SMC1上，即Rx、Tx口分別接PB24和PB25。RS232串行接口外接RS232電平轉(zhuǎn)換器MAX3221E，以RJ11接口的方式與外部調(diào)試設備相連。10M以太網(wǎng)接口由PA14、PA15、PA7、PA6、PB19、PC10、PA11構(gòu)成。10M以太網(wǎng)接口外接物理層芯片LX908PC，通過HB1601，以RJ45接口的方式與計算機相連。設計中還可以外接RS232適配器或10M以太網(wǎng)適配器，接口電路如圖3所示。

使用BDM接口時，需要加一個用于電平轉(zhuǎn)換的適配器，然后再使用計算機的并口進行調(diào)試。

另外，通過背板與獨立網(wǎng)管盤建立串口通信（使用SMC2的SMRXD2、SMTXD2），也可以識別時隙的ID號（使用PB27-PB30）。

5 PCB設計

成功的PCB設計[11]首要是合理的布局。本設計采用CADENCE 15.5，以CPU為核心，左側(cè)為RS232接口和以太網(wǎng)接口、SDRAM，F(xiàn)LASH在其右上側(cè)，下方從左到右依次為驅(qū)動器IDT74FCT244APV、IDT74FCT245APA、配置器IDT74FCT245APA和BDM/JTAG調(diào)試接口。電源盤通過背板給網(wǎng)管模塊供電。

設計中采用的主要器件集成度都很高，CPU是357腳的BGA封裝，F(xiàn)LASH、驅(qū)動器、配置器都是48腳，SDRAM是86腳。布線時需要引出的管腳很多，此時采用兩層布線幾乎不可能避免線路交叉短路，因此需要采用多層布線。電路板采用六層堆棧結(jié)構(gòu)，包括頂層（Top）、底層（Bottom）、兩個平面層（GND、VCC）和兩個中間層（Sig1、Sig2）。其中，頂層、底層和中間層1、中間層2走信號線，而內(nèi)層l作為地層（GND），內(nèi)層2作為電源層。最后，嚴格按照規(guī)范布線并輔以抗噪聲設計。

圖3 適配器接口電路

6 結(jié)束語

文中設計的網(wǎng)管模塊采用“時鐘—BDM/JTAG—存儲器—RS232串口—以太網(wǎng)接口”的順序進行調(diào)試。在硬件調(diào)試成功后，輔以pSOS實時嵌入式操作系統(tǒng)軟件程序，結(jié)合OLT端的網(wǎng)管模塊，可以實現(xiàn)1G/10G EPON共存系統(tǒng)終端管理功能。該設計的模塊化程度高、接口多樣、調(diào)試靈活，可廣泛應用于1G/10G EPON共存系統(tǒng)1G ONU端。

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