基于FPGA的雷達(dá)目標(biāo)模擬器設(shè)計(jì)

莊 雷,張海龍,李賽輝,吳元清

(中國船舶重工集團(tuán)公司第七二四研究所,南京 211153)

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基于FPGA的雷達(dá)目標(biāo)模擬器設(shè)計(jì)

莊 雷,張海龍,李賽輝,吳元清

(中國船舶重工集團(tuán)公司第七二四研究所,南京 211153)

介紹了一種基于FPGA的多通道雷達(dá)回波目標(biāo)模擬信號產(chǎn)生的機(jī)理和特性,分析了常規(guī)雷達(dá)目標(biāo)模擬器設(shè)計(jì)方法和局限性,重點(diǎn)闡述了一種多通道雷達(dá)目標(biāo)回波模擬器的關(guān)鍵設(shè)計(jì)方法和可升級性等技術(shù),仿真和實(shí)驗(yàn)結(jié)果驗(yàn)證了多通道雷達(dá)目標(biāo)模擬器的正確性和有效性。

雷達(dá)目標(biāo)模擬器; FPGA; 可升級性

0 引 言

隨著現(xiàn)代雷達(dá)系統(tǒng)的功能日益復(fù)雜和使命任務(wù)多樣化,其給系統(tǒng)調(diào)試難度也不斷增大。在實(shí)際戰(zhàn)場環(huán)境中進(jìn)行復(fù)雜功能雷達(dá)系統(tǒng)的調(diào)試將會帶來巨大的人力和物力資源耗費(fèi)。因此,使用雷達(dá)目標(biāo)模擬器仿真模擬目標(biāo)參數(shù)和所處的環(huán)境具有很大的工程應(yīng)用價(jià)值[1]。通過對多通道陣列雷達(dá)回波模擬器工作原理的研究,本文構(gòu)建了基于Xilinx FPGA平臺的新型雷達(dá)目標(biāo)模擬器,解決了常規(guī)模擬器的設(shè)計(jì)和功能局限性問題,在相關(guān)仿真和實(shí)驗(yàn)室驗(yàn)證實(shí)驗(yàn)的過程中給出了一種多通道雷達(dá)模擬器的關(guān)鍵設(shè)計(jì)技術(shù)并分析了其優(yōu)越性和可升級性,最后經(jīng)實(shí)際使用證明其達(dá)到了預(yù)期性能。

1 多通道雷達(dá)目標(biāo)模擬器原理

雷達(dá)目標(biāo)模擬器系統(tǒng)組成如圖1所示,包括PC側(cè)控制界面(負(fù)責(zé)傳輸初始信息)、網(wǎng)絡(luò)接口電路(千兆網(wǎng)傳輸目標(biāo)初始參數(shù)信息)、ADC電路和PCIE總線(配合ADC用于采集回波到PC機(jī)后驗(yàn)證回波數(shù)據(jù)正確性)、FPGA核心處理電路、模擬信號輸出電路(中頻和射頻輸出)、時(shí)鐘信號產(chǎn)生和分發(fā)電路、脈沖觸發(fā)電路、電源電路等模塊。

圖1 系統(tǒng)原理架構(gòu)

雷達(dá)目標(biāo)模擬器工作時(shí)序如圖2所示。

圖2 模擬器工作原理時(shí)序圖

開機(jī)時(shí)刻T0通過界面設(shè)定目標(biāo)初始的距離、速度、方位、信噪比等信息,利用PC側(cè)MATLAB GUI界面接收到的參數(shù)通過千兆網(wǎng)使用SGMII(Serial Gigabit Media Independent Interface)模式按照報(bào)文格式傳輸傳給Microblaze,利用Microblaze計(jì)算當(dāng)前CPI(Coherent Processing Interval)內(nèi)的所有點(diǎn)跡和航跡信息。等待T1時(shí)刻到達(dá)后,按照PRF觸發(fā)脈沖的順序,將待模擬目標(biāo)的參數(shù)信息傳送給FPGA控制DDS輸出。同時(shí),利用這個(gè)CPI時(shí)間計(jì)算下一個(gè)CPI,待模擬目標(biāo)所需的參數(shù)信息,等待傳輸。

目標(biāo)的初始距離信息、速度信息、角度信息等參數(shù)的具體設(shè)計(jì)公式如下:

時(shí)延點(diǎn)數(shù)表示為

Ndelay=fsτ(t)

(1)

其中fs表示表示采樣率,時(shí)延為

(2)

速度控制字表示為

(3)

其中多普勒頻率表示為

(4)

相位控制字表示為

(5)

其中△φ表示陣元相位差。

設(shè)定雷達(dá)目標(biāo)模擬器中DDS軟核的控制字位寬為N,其中fs為采樣頻率。Microblaze接到初始數(shù)據(jù)指令后,根據(jù)上述公式,按照外部提供的觸發(fā)脈沖CPI的節(jié)奏計(jì)算待模擬目標(biāo)1～N的信息控制參數(shù)后,按照報(bào)文頭、目標(biāo)號、波束號、頻率控制參數(shù)、相位控制參數(shù)、中頻頻率、信噪比、陣元相位差的順序,最后加上結(jié)束碼依次傳輸?shù)紽PGA內(nèi)部RAM,用于控制DDS IP core產(chǎn)生LFM(Linear Frequency Modulation)信號。

驗(yàn)證功能實(shí)現(xiàn)按照外部觸發(fā)同步信號即PRF(Pulse Repetition Frequency)脈沖信號,使用DAC輸出模擬回波信號,供給雷達(dá)信號接收機(jī),用于驗(yàn)證其性能指標(biāo)。

2 多通道雷達(dá)模擬器關(guān)鍵技術(shù)

2.1 常規(guī)雷達(dá)目標(biāo)模擬器局限性

常規(guī)的雷達(dá)目標(biāo)信號的模擬功能主要是針對點(diǎn)目標(biāo)信號進(jìn)行常規(guī)信號(如線性調(diào)頻信號、相位編碼信號)的目標(biāo)模擬。這種方法功能單一,一般模擬信號限制在零中頻、參數(shù)固定不靈活、缺少人機(jī)友好界面,并且對于多目標(biāo)信號和中頻信號的模擬能力限制于硬件,可仿真目標(biāo)的批次較少,實(shí)時(shí)計(jì)算能力欠缺。這必須單獨(dú)使用核心計(jì)算處理芯片實(shí)時(shí)計(jì)算點(diǎn)目標(biāo)的相關(guān)參數(shù)信息,增加了硬件成本。如果進(jìn)行更多通道的回波模擬仿真需要重新修改硬件方案,并且增加大量人力和物力資源耗費(fèi),難于后續(xù)升級換代。

2.2 硬件設(shè)計(jì)

考慮后續(xù)升級實(shí)現(xiàn)更多目標(biāo)信號模擬等功能,要綜合考慮FPGA邏輯資源情況、I/O管腳數(shù)量、速度等級和性價(jià)比,最終選擇了Xilinx公司的FPGA用于核心處理芯片。使用內(nèi)部嵌入微處理器Microblaze處理系統(tǒng),可以用于計(jì)算目標(biāo)參數(shù)信息,利用 Block RAM構(gòu)成雙端口RAM,實(shí)現(xiàn)Microblaze和FPGA其他邏輯的數(shù)據(jù)訪問。FPGA功能模塊如圖3所示。FPGA控制信號的分發(fā)、計(jì)算、傳遞,是信號處理的核心。它主要包括建立嵌入式千兆以太網(wǎng)硬核,負(fù)責(zé)和PC機(jī)界面進(jìn)行信息傳遞,接收雷達(dá)目標(biāo)信號的初始參數(shù)包括目標(biāo)初始距離、初始速度、初始角度、回波信號形式、脈沖寬度、載頻等信息[2]。

圖3 功能模塊設(shè)計(jì)圖

Microblaze處理器利用一個(gè)CPI的時(shí)間計(jì)算下一個(gè)CPI時(shí)間內(nèi)的目標(biāo)參數(shù)信息,控制DDS IP core用于產(chǎn)生模擬回波,送給DAC芯片。這樣簡化了常規(guī)雷達(dá)目標(biāo)模擬器設(shè)計(jì)中必須單獨(dú)使用計(jì)算核心芯片負(fù)責(zé)實(shí)時(shí)計(jì)算點(diǎn)目標(biāo)所需的參數(shù),節(jié)省了硬件成本。使用人機(jī)友好界面可以靈活設(shè)定系統(tǒng)參數(shù),更改軟件程序,縮短開發(fā)周期。本文所述的多通道雷達(dá)模擬器在進(jìn)行更多目標(biāo)和更多通道的回波模擬時(shí)可以增加從板,進(jìn)行和主板的無縫升級,框圖如圖4所示。

圖4 升級架構(gòu)框圖

通過在工控機(jī)中增加模擬器從板板卡和對應(yīng)的總線后,主板負(fù)責(zé)接收界面控制信息,計(jì)算其他7個(gè)從板所需要的目標(biāo)參數(shù)信息和時(shí)序觸發(fā),然后以廣播方式打包發(fā)送給每個(gè)從板。各個(gè)從板根據(jù)地址信息接收主板分發(fā)數(shù)據(jù),控制DDS輸出待模擬數(shù)字波形,送給DAC產(chǎn)生模擬回波。據(jù)此,只需要更改軟件算法和驅(qū)動(dòng)程序即可實(shí)現(xiàn)快速升級,擴(kuò)展成更多目標(biāo)和通道。另外,設(shè)計(jì)中預(yù)留射頻模塊,包括一本振、二本振、功率放大器和帶通濾波器等微波器件,將中頻模擬回波混到射頻后輸出,供給雷達(dá)接收機(jī)驗(yàn)證性能參數(shù)指標(biāo)。

2.3 軟件設(shè)計(jì)

軟件設(shè)計(jì)包括界面設(shè)計(jì)和邏輯設(shè)計(jì)。MATLAB GUI提供了圖形用戶界面設(shè)計(jì)功能。圖形用戶界面包含控件、菜單、按鈕組、面板、工具欄、表等設(shè)計(jì)對象[3]。本文主要針對雷達(dá)目標(biāo)的具體參數(shù)信息,采用MATLAB軟件,調(diào)用相應(yīng)功能軟件包并計(jì)算對應(yīng)目標(biāo)參數(shù)。上位機(jī)軟件組成如圖5所示。

圖5 上位機(jī)軟件界面組成

系統(tǒng)初始化完畢后,在測試工作模式時(shí)產(chǎn)生固定測試點(diǎn)頻信號,在正常工作模式時(shí)根據(jù)CPI觸發(fā)間隔,實(shí)時(shí)通過微處理器Microblaze計(jì)算DDS IP core所需要的控制信息傳輸傳送給FPGA,然后按照PRF觸發(fā)脈沖信息產(chǎn)生模擬回波送給DAC芯片產(chǎn)生待模擬回波信號。

雷達(dá)目標(biāo)模擬器的邏輯代碼設(shè)計(jì)使用Xilinx公司提供的ISE設(shè)計(jì)套件。邏輯程序設(shè)計(jì)流程圖如圖6所示。

圖6 邏輯設(shè)計(jì)流程圖

FPGA通過千兆以太網(wǎng)接收界面信息。按照PRF脈沖設(shè)定對應(yīng)目標(biāo)的控制參數(shù)傳遞給FPGA內(nèi)嵌的Microblaze軟核,其按照CPI的節(jié)奏,利用上個(gè)CPI的時(shí)間內(nèi)計(jì)算下次CPI點(diǎn)目標(biāo)所需要的參數(shù)信息,通過雙口RAM按照地址映射傳遞給DDS IP core進(jìn)行點(diǎn)目標(biāo)的點(diǎn)跡和航跡的模擬。

3 實(shí)驗(yàn)驗(yàn)證

通過MATLAB GUI界面設(shè)定待模擬目標(biāo)的距離分別為0、1、3.4、5、10、15、19、20、23、25 km。速度對應(yīng)分別為-3、-4、-1、3、2、4、0.5、0、3.8、-3 m/s。仿真設(shè)定雷達(dá)載頻為13.65 GHz,雷達(dá)信號脈沖重復(fù)周期為1 ms,信號帶寬為30 MHz?；谏鲜鰠?shù)產(chǎn)生的某單通道回波信號如圖7所示。高斯白噪聲是通過線性移位寄存器產(chǎn)生偽隨機(jī)數(shù)后根據(jù)獨(dú)立分布的中心極限定理產(chǎn)生。

圖7 雷達(dá)目標(biāo)模擬回波

經(jīng)過雷達(dá)信號接收機(jī)采集導(dǎo)入PC機(jī)后使用MATLAB進(jìn)行驗(yàn)證,得到圖8所示結(jié)果?？梢钥闯?經(jīng)過MTD處理后估計(jì)出的距離分別是0、1.001、3.394、5.005、10.010、14.990、18.990、20、23、24.980 km。速度對應(yīng)分別為-3.005、-4.035、-0.987、3.005、2.018、3.992、0.515、0、3.820、-3.005 m/s。根據(jù)距離門和速度門的定義可以得到目標(biāo)模擬器模擬產(chǎn)生的回波數(shù)據(jù)是正確的,并且實(shí)現(xiàn)了多通道、多目標(biāo)、可調(diào)節(jié)信噪比、方便升級等功能,同時(shí)也驗(yàn)證了系統(tǒng)方案的可行性。

圖8 MTD后的結(jié)果

4 結(jié)束語

本文詳細(xì)闡述了基于FPGA和MATLAB GUI軟件界面的多通道雷達(dá)目標(biāo)模擬器設(shè)計(jì)方法。該方法考慮了基帶、中頻和射頻信號,可仿真多批點(diǎn)目標(biāo)信號,不僅簡化了數(shù)據(jù)運(yùn)算,而且具有人機(jī)友好界面,方便后續(xù)升級,便于工程實(shí)現(xiàn)。計(jì)算機(jī)仿真結(jié)果和實(shí)驗(yàn)結(jié)果表明了該方法的有效性。該方法已經(jīng)應(yīng)用于某型號多通道雷達(dá)目標(biāo)模擬器中,并對其他類型目標(biāo)模擬器也有借鑒意義。

[1] 徐國平,等.雷達(dá)目標(biāo)信號模擬器的設(shè)計(jì)與實(shí)現(xiàn)[J].電子設(shè)計(jì)工程,2013(16):31-33.

[2] 衣瑋,袁湘輝,左雷,等.雷達(dá)模擬器的目標(biāo)運(yùn)動(dòng)數(shù)據(jù)算法研究[J].船舶電子工程,2014(12):53-57.

[3] 劉衛(wèi)國,蔡立燕,陳昭平,等.MATLAB程序設(shè)計(jì)教程[M].北京:中國水利水電出版社,2010:13-17.

Design of radar target simulator based on FPGA

ZHUANG Lei, ZHANG Hai-long, LI Sai-hui, WU Yuan-qing

(No.724 Research Institute of CSIC, Nanjing 211153)

The generation mechanism and characteristics of the multi-channel simulated radar target signals based on the FPGA are introduced, and the design and the limitations of the conventional radar target simulators are analyzed. The key design and the upgradability technique of a multi-channel radar target simulator are discussed emphatically. The simulation and test results indicate that the multi-channel radar target simulator is verified to be correct and effective.

radar target simulator; FPGA; upgradability

2016-08-30；

2016-09-10

莊雷(1984-),男,工程師,研究方向:雷達(dá)總體;張海龍(1989-),男,助理工程師,碩士,研究方向:雷達(dá)信號處理;李賽輝(1984-),男,工程師,碩士,方向:雷達(dá)信號處理；吳元清(1989-),女,助理工程師,碩士,研究方向:T/R組件。

TN955.2

A

1009-0401(2016)04-0045-04