模塊化多電平變流器控制系統(tǒng)設計

李碩，張卓陽，楊立濱，凌志斌

（1.上海交通大學電氣工程系 上海 200240；2.國網青海省電力公司電力科學研究院，青海 西寧 810000）

模塊化多電平變流器控制系統(tǒng)設計

李碩1，張卓陽1，楊立濱2，凌志斌1

（1.上海交通大學電氣工程系 上海 200240；2.國網青海省電力公司電力科學研究院，青海 西寧 810000）

分析了模塊化多電平變流器控制系統(tǒng)的特點及其要求，并設計了滿足實時性和一致性要求的控制系統(tǒng)?？刂葡到y(tǒng)采取兩級架構，主控制器采取DSP+FPGA構架，子模塊控制器采取FPGA控制，兩者之間采用高速工業(yè)光纖進行控制指令和數據的傳輸。設計實現(xiàn)了載波移相調制功能，并對控制系統(tǒng)的實時性與一致性進行分析和實驗驗證。

模塊化多電平換流器；控制系統(tǒng)；實時性

當前，無功發(fā)生器（SVG）、高壓變頻器和高壓鏈式儲能系統(tǒng)采用的級聯(lián)H橋結構，以及在柔性高壓直流輸電應用的MMC-HVDC結構，均屬于模塊化多電平變流器。其共性的一點在于不同模塊之間電位不同，不同子模塊控制系統(tǒng)之間以及主控制器與子模塊控制器之間電氣上相互隔離，隔離電壓達到10～35 kV。模塊化多電平換流器的正常工作需要主控制器與子模塊控制器的協(xié)調配合，控制器發(fā)送的控制指令能否始終及時被子控制器接受并產生所需的嚴格的控制、驅動和反饋時序決定著整個系統(tǒng)能否可靠運行。為此，必須保證主控制器與子模塊控制器通信的實時性，以及各個子模塊通信的一致性，即上位機從發(fā)送控制指令到每個子模塊接收并產生驅動信號的延遲時間盡可能短且接近一致。

當前，模塊化多電平控制系統(tǒng)構架有兩級和三級兩大類。兩級控制系統(tǒng)架構由主控制器和從控制器兩級組成，主控制器負責系統(tǒng)采樣、控制運算以及PWM調制和生成，從控制器主要負責子模塊開關信號的輸出。三級控制系統(tǒng)架構相對于兩級控制系統(tǒng)架構增加了中間層——輔助控制器，每個輔助控制器控制一相或1個橋臂上的若干個子模塊控制器［1］。

1 模塊化多電平變流器控制系統(tǒng)特點

模塊化多電平變流器的主電路拓撲結構決定了其控制系統(tǒng)具有如下特點：1）控制系統(tǒng)為分布式主從結構，主從之間和從從之間在電氣上均相互隔離；2）對上層控制器運算處理，對于模塊數量較多的情況采用兩級控制架構，對于模塊數量眾多的情況采用三級控制架構，以此分擔控制處理任務；3）子模塊控制器功能和結構相同，可相互替換；4）控制系統(tǒng)的時序控制能力要求高，需要采用高精度高頻的數字電路來實現(xiàn)；5）控制系統(tǒng)具有軟件和硬件的擴展能力［2］。

2 控制系統(tǒng)設計

2.1 控制系統(tǒng)架構

本文設計的模塊化多電平變流器模塊數量在100左右，因此采用了兩級控制系統(tǒng)架構，其結構和主控制器與子模塊控制器功能分工如圖1所示。

圖1 MMC系統(tǒng)控制框架Fig.1 Controller architecture of MMC system

主控制器采用DSP+FPGA的硬件構架，除利用DSP的高速數據處理能力實現(xiàn)變流器功能控制算法，DSP還實現(xiàn)對電網電壓、橋臂電流的采樣，對采樣得到的電壓模擬量，轉換成16位的調制信息。FPGA則發(fā)揮其高速時序處理能力和資源豐富的優(yōu)勢，將來自DSP的調制數據量作為載波移相參考值，通過載波移相得到各個子模塊開關控制信號，然后將控制信號編碼通過光纖通信發(fā)送給下位機各個子模塊。DSP和FPGA之間采用雙口RAM進行數據的交互。

子模塊控制器采用FPGA為核心輔以相關硬件電路組成。每一個子模塊由1個控制器控制，實現(xiàn)對上位機控制信息的接收；子模塊上、下2個開關管的驅動信號及其死區(qū)的生成、過流保護；子模塊電池電壓信息及子模塊故障信息（過流故障、通訊故障）的實時監(jiān)測和信息上傳［3］。

圖2以1個子模塊為例，顯示了各個控制器之間信息交互的方式與具體內容，主控制器DSP與FPGA之間通過FPGA內部的雙口RAM進行并行通信，主控制器FPGA與子模塊FPGA之間采用光纖以串行通信的方式進行信息交互。

圖2 控制器間的信息交互Fig.2 Data exchange between controllers

2.2 載波移相設計

主控制器產生并發(fā)送給各個子模塊控制器的PWM控制信號采用載波移相調制技術實現(xiàn)。以每相4個子模塊級聯(lián)的拓撲結構為例進行分析，主控制器FPGA產生4個幅值和頻率完全相同的三角波作為載波且任意2個相鄰載波的相移為90°。

實際設計中，為保證響應速度和時序的精度，計數器的頻率設計為130 MHz，計數位數設計為16位，如此可保證控制時序的分辨率達到7.7 ns。主控制器FPGA定義4個計數器，相鄰2個計數器延時四分之一載波周期，每個計數器從零逐一加到計數峰值然后再逐一減到零。三角波作為載波的頻率為1 kHz，主控制器DSP以6 kHz的頻率更新調制信息，將16位的調制信息發(fā)送給主控制器FPGA，作為FPGA內載波移相的比較值。通過載波與調制波的比較，即計數器值與調制數據值比較，產生控制子模塊的PWM。

圖3 載波移相原理圖Fig.3 Diagram of carrier phase-shifting

圖3所示為三角載波與調制波比較得到的PWM信號波形圖。圖3中從上到下依次為上橋臂子模塊1，下橋臂子模塊1，上橋臂子模塊2，下橋臂子模塊2的PWM波形，其中上橋臂和下橋臂中子模塊的控制信號互補。

調制信息為16位的數據，設DSP采樣得到的電壓值為U（其中U經過抬升，范圍0～3.2 V），則調制信息：

16位的調制信息為data取整并轉換成16位2進制數。

2.3 控制器間的通訊設計

2.3.1 主控制器DSP與FPGA信息交互

主控制器DSP和FPGA作為核心部件，向子模塊控制器發(fā)送控制信號，處理子模塊控制器上傳的子模塊信息，協(xié)調控制模塊化多電平變流器的正常運行。

主控制器FPGA與DSP的數據交互不多，但實時性要求高，因此通過FPGA內雙口RAM實現(xiàn)。在FPGA內定義1塊容量為256，字長為16的雙口RAM。主控制器DSP與FPGA之間通過并行總線的形式通訊，地址總線寬度為8位，數據總線寬度為16位。如此滿足數據交換速度、數據數量和數據精度3方面的要求。

根據RAM由DSP寫入還是FPGA寫入，雙口RAM的存儲地址分為兩部分。

DSP向RAM寫入的數據信息包括標志數據，控制數據以及調制信息。標志數據指示DSP是否已經向RAM寫入新數據?？刂茢祿?，指示調制信息是否考慮電池電壓均衡以及是否停機。

FPGA向RAM寫入的數據信息包括標志數據、子模塊狀態(tài)信息（是否有通信故障或者過流故障）、子模塊電池電壓信息及總狀態(tài)信息。

2.3.2 主控制器FPGA與子模塊FPGA串行通信

主控制器FPGA內產生一系列固定相位差的三角載波，與從DSP讀到的調制信息比較，產生控制每個子模塊的PWM，向下位機發(fā)送控制信號，控制下位機上、下開關管的開閉。

上位機主FPGA與下位機子模塊FPGA的信息交互，采用自定義的串行通信協(xié)議，如圖4所示。

圖4 串行通信協(xié)議圖Fig.4 Diagram of serial communication protocol

主FPGA與子模塊FPGA通訊以11位/幀的格式進行傳輸，波特率為1 Mb/s，無論上位機向下位機發(fā)送信號還是下位機向上位機發(fā)送信息都是以相同的通訊格式，包括1個起始位、8個數據位、1個校驗位和1個停止位。上位機主FPGA與子模塊FPGA通訊的時鐘周期為88 M，1位包含8個時鐘周期，一幀有11位，傳輸1幀所需時間1 μs。

主控制器FPGA向子模塊FPGA發(fā)送信息包括2個過程。首先主控制器FPGA與子模塊FPGA建立同步。主控制器FPGA上電后，立即向子模塊FPGA發(fā)送自定義的同步PWM，子模塊FPGA上電后立即開始檢測，如果接收到符合定義要求的PWM信號，子模塊FPGA向主控制器FPGA返回1個同步確認信號，此時子模塊FPGA同步完成，等待接收上位機發(fā)來的控制信號。當主控制器FPGA接收到子模塊FPGA返回的同步信號時，主控制器與子模塊控制器完成了啟動同步過程。

同步完成后即可發(fā)送控制指令，數據位第1位，為閉鎖信號位，當其為1時，上下開關管均關斷；為0時，開關管處于控制狀態(tài)。數據位第2位，為控制位，為1時，上管導通下管關閉；為0時，上管關閉下管導通。其余數據位為保留位。

若在系統(tǒng)正常工作過程中，主控制器或者子模塊控制器在一定時間內沒有收到來自對方的信號，則認為通訊中斷（如光纖連接斷開），此時主控制器與子模塊控制器重新啟動同步校驗，回到初始檢驗同步的狀態(tài)，即主控制器FPGA不斷發(fā)送同步信號，子模塊FPGA處于等待接收同步信號的狀態(tài)，待通訊線路恢復正常后，子模塊檢測到主控制器發(fā)送的同步信號后向主控制器返回同步確認信號，雙方均確認同步后，恢復正常數據發(fā)送狀態(tài)。

子模塊FPGA接收完來自主控制器的控制指令后，就產生1個發(fā)送使能信號，向主控制器發(fā)送當前子模塊的狀態(tài)信息及電池電壓信息。發(fā)送的信息為連續(xù)的4幀11位數據，前2幀為子模塊狀態(tài)信息，包括是否通信故障及是否過流故障；后2幀為電池電壓信息。

整個MMC系統(tǒng)控制器的控制時序，如圖5所示，剛啟動時，主控制器FPGA和各子模塊FPGA存在一個“握手”的過程，等子模塊都處于準備就緒的狀態(tài)時，主控制器DSP開始采樣，采樣頻率是6 kHz。DSP將16位的調制信息發(fā)送給主控制器FPGA，F(xiàn)PGA通過載波移相形成各個子模塊的控制信號，發(fā)送給各個子模塊，子模塊FPGA對控制命令進行解碼，生成開關管的控制信號。接收到主控制器信號的同時，各個子模塊上傳狀態(tài)信息及測量量，保存到主控制器FPGA的RAM內，等待DSP讀取相應地址的信息。

圖5 MMC系統(tǒng)控制器的控制時序Fig.5 Control timing of MMC system controllers

在上述時序的情況下工作，保證通信的實時性非常重要，通信的實時性直接影響到控制的效果，同時還必須保證子模塊通信的一致性，即在保證通信實時性的同時，各個子模塊通信過程產生的延遲要大致相同。

2.4 控制系統(tǒng)的實時性保障和分析

為了保障控制系統(tǒng)的實時性與一致性，主控制器采用FPGA，實現(xiàn)6 N個子模塊控制信號的產生與發(fā)送，F(xiàn)PGA使用硬件電路完成相應邏輯與時序的處理，具有硬實時的并行處理能力，硬實時保障了控制信號下發(fā)的實時性，并行處理能力保障了不同子模塊控制信號的產生與發(fā)送具有一致性，保證有效的控制［4］。

主控制器FPGA與子模塊FPGA通信采用自定義的串行通信協(xié)議，波特率為1 Mb/s，上位機與子模塊通信在1 μs時間完成，同時主控制器編碼以及子模塊解碼得到開關管控制信號需消耗5個左右系統(tǒng)時鐘周期即50 ns左右。主PFGA與子模塊FPGA間采用光纖進行通信，保障長距離通信的實時性，光纖接收器采用AVAGO公司的R-2624Z型號，發(fā)射器采用T-1624Z型號，查其數據手冊，發(fā)射與接收各有30 ns的延時，即共有60 ns的延時。

從上位機主FPGA產生控制信號到下位機接收并產生相應的開關信號約有1.11 μs的延時，根據分析，延時主要來自串行通信1 μs，信息處理50 ns，光纖發(fā)射及接收延遲60 ns。1.11 μs的延時滿足系統(tǒng)實時性的要求，不影響系統(tǒng)的控制。不同子模塊與主FPGA通信的延遲，其中串行通信與信息處理的1.05 μs延遲理論上一致，光纖發(fā)射及接收的延遲在理論值60 ns附近波動，不會有較大的誤差。不同子模塊與主FPGA通信延遲均保證在1.11 μs左右，具有良好的一致性。

3 實驗驗證

3.1 實驗平臺

基于上述控制系統(tǒng)架構及控制器間通訊的設計，研制了模塊化多電平換流器（MMC）樣機。主控制器中的DSP采用TI公司的F28M35H52C1，F(xiàn)PGA采用Altera公司CycloneⅣ系列型號為EP4CE30F23C7的芯片，子模塊控制器中的FPGA采用Actel公司的ProASIC3 A3P060芯片。主控制器與子模塊控制器之間采用光纖進行通訊，光纖接收器采用AVAGO公司的R-2624Z型號，發(fā)射器采用T-1624Z型號。

3.2 實驗結果及分析

正常工作時，主控制器DSP采樣處理后得到的16位調制信息，通過總線的形式發(fā)送給主控制器FPGA作為載波移相的比較值；主控制器FPGA通過載波移相得到多路PWM，每一路均通過光纖與子模塊控制器進行通訊。每個子模塊FPGA對接收的信息進行解碼，產生2路死區(qū)為1μs的PWM開關信號，控制MOSFET的開合。

如圖6所示，波形1為主控制器載波比較得到的PWM，波形2為子模塊產生的上管控制信號，波形3為子模塊產生的下管控制信號。比較圖中波形1與波形2可知，子模塊產生的PWM控制信號比主控制器載波比較得到的PWM延遲約1.128 μs；比較圖中波形2和波形3可知，子模塊產生的上、下管PWM開關信號，有1個約1 μs的死區(qū)。

圖6 主控制器PWM及子模塊上、下開關管信號波形Fig.6 PWM of host-controller and signal waveforms of upper and lower switches of sub-module

由上述實驗結果知，從主控制器載波比較得到PWM控制信號到下位機處理接收數據產生相應PWM開關信號，大約有1.128 μs延時，與理論上得到的1.11 μs延時相近，在允許誤差內，保證了實時性，不影響控制。同時，上、下2個開關管控制信號之間有1個1 μs的死區(qū)，和程序設定值一致，符合要求。

實驗測試中選取載波信號為1 kHz，調制波信號為50 Hz，載波比為20。使用示波器觀測載波移相得到PWM信號波形。圖7所示為控制一相4個子模塊的PWM波形，4個PWM波形通過載波移相得到，其中波形1、波形2分別為上橋臂2個子模塊的控制信號，波形3、波形4為下橋臂2個子模塊的控制信息，波形之間間隔一定的相位差，且上橋臂與下橋臂子模塊的控制信號互補，符合設計要求。

圖7 載波移相波形Fig.7 Waveforms of carrier phase-shifting

4 結論

模塊化多電平變流器控制系統(tǒng)具有分布式、實效性、時序精確和高度電氣隔離的特點。本文設計并實現(xiàn)了模塊化多電平變流器控制系統(tǒng)，并通過樣機對主控制器與子模塊控制器通信的實時性和載波移相調制功能進行了驗證。主控制器中FPGA的硬實時并行處理能力，高速光纖和自定義的高速通訊協(xié)議，從硬件和軟件方面保障了通信的實時性。另外，在通訊過程中，還實現(xiàn)了開機自檢，通訊異常解除后重連的功能，保證了通訊的準確性和抗干擾性，保證了系統(tǒng)的正常安全運行。

［1］王瑩.基于光纖復用技術的模塊化多電平變換器控制系統(tǒng)研究［D］.杭州：浙江大學，2015.

［2］翟曉萌.MMC-HVDC物理模擬系統(tǒng)子模塊控制器的研制［D］.保定：華北電力大學，2014.

［3］羅程，趙成勇，張寶順，等.基于MMC的柔性直流輸電站級控制器的設計及其動模實驗［J］.現(xiàn)代電力，2015，32（2）：64-69.

［4］郭敏.基于FPGA的MMC-HVDC系統(tǒng)物理控制器設計與RTDS仿真驗證［D］.保定：華北電力大學，2012.

修改稿日期：2016-04-19

Design of Modular Multilevel Converter Control System

LI Shuo1，ZHANG Zhuoyang1，YANG Libin2，LING Zhibin1
（1.Dept.of Electrical，Shanghai Jiaotong University，Shanghai 200240 China；2.Electric Power Research Institute of State Grid Qinghai Electric Power Corporation，Xining 810000，Qinghai，China）

Analyzed the characteristics of MMC（modular multilevel converter）control system and its requirements and designed a control system which met the requirements of real-time and consistency.Control system took two-stage structure of host-controller and sub-module controllers.Host-controller used DSP and FPGA architecture，sub-module controllers used FPGA，and between them high-speed industrial optical fibers were used to transmit control instruction and data.The design implemented the function of carrier phase-shifting，analyzed and verified the real-time and consistency of control system.

modular multilevel converter（MMC）；control system；real-time

TM464

A

10.19457/j.1001-2095.20161111

青海省光伏發(fā)電并網技術重點實驗室（2014-Z-Y34A）

李碩（1993-），碩士研究生，Email：shuiher@163.com

2015-09-23