100Gb/s線路側(cè)光收發(fā)模塊中ADC的時鐘方案

申曜銘，黃芝平，劉德勝，巴俊皓

（國防科學(xué)技術(shù)大學(xué) 儀器系，長沙410000）

100Gb/s線路側(cè)光收發(fā)模塊中ADC的時鐘方案

申曜銘，黃芝平，劉德勝，巴俊皓

（國防科學(xué)技術(shù)大學(xué) 儀器系，長沙410000）

100G b/s線路側(cè)光收發(fā)模塊中A D C的時鐘設(shè)計關(guān)鍵在于保證時鐘的低抖動性，是光模塊可靠工作的基礎(chǔ)。介紹了100G b/s線路側(cè)光收發(fā)模塊的基本架構(gòu)和工作流程，提出兩種時鐘方案，對比分析了兩種方案的性能，對線路側(cè)光收發(fā)模塊中A D C的時鐘設(shè)計具有一定參考借鑒意義。

100G b/s；線路側(cè)光收發(fā)模塊；64G S/s A D C；低抖動時鐘

0 引言

當(dāng)今社會的信息化程度越來越高，對信息的交互速度要求也不斷提升，骨干網(wǎng)絡(luò)容量的不斷提升為此奠定了夯實的基礎(chǔ)。隨著100G技術(shù)的日益成熟，大規(guī)模商用化已經(jīng)可以實現(xiàn)，目前實現(xiàn)DWDM光纖傳輸?shù)年P(guān)鍵器件之一就是100Gb/s線路側(cè)光收發(fā)模塊。本文針對100Gb/s線路側(cè)光收發(fā)模塊中核心部件采樣率64GS/s ADC的時鐘方案進(jìn)行了介紹。

1 100Gb/s線路側(cè)光收發(fā)模塊

1.1 模塊簡介

100Gb/s線路側(cè)光模塊主要應(yīng)用于跨海光纜、骨干網(wǎng)等超遠(yuǎn)距離傳輸系統(tǒng)中。其主要結(jié)構(gòu)如圖1所示。

100Gb/s線路側(cè)光收發(fā)模塊基于專用DSP搭建起來，一般通過FPGA進(jìn)行整體控制。發(fā)送側(cè)，電信號數(shù)據(jù)通過DSP編碼后由調(diào)制器驅(qū)動輸入到調(diào)制器中，在調(diào)制器中被調(diào)制到激光上從而送入光纖中傳輸。接收側(cè)，接收機(jī)將接收到的光信號重新轉(zhuǎn)化為電信號，然后送入DSP中進(jìn)行解碼及相關(guān)補償后恢復(fù)原始電信號數(shù)據(jù)，通過DSP輸出。

圖1 100G線路側(cè)光收發(fā)模塊結(jié)構(gòu)

1.2 高速ADC/DAC側(cè)功能分析

在模塊中，DSP不直接與調(diào)制器驅(qū)動和接收機(jī)通信。在發(fā)送側(cè)DSP通過4路高速DAC將已加入了超強(qiáng)前項糾錯碼和訓(xùn)練序列的電信號數(shù)據(jù)送入調(diào)制器驅(qū)動，通過馬赫曾德爾調(diào)制器將數(shù)據(jù)調(diào)制到C/L波段激光上，然后送入光纖進(jìn)行傳輸；在接收側(cè)上，4路采樣率64GS/s ADC對相干接收機(jī)發(fā)出的模擬信號數(shù)據(jù)進(jìn)行采樣，數(shù)字信號數(shù)據(jù)在DSP中進(jìn)行超強(qiáng)前項糾錯碼解碼、去訓(xùn)練序列以及相關(guān)算法估計和補償，從而恢復(fù)原始數(shù)據(jù)。上述過程中，ADC的采樣速率最高達(dá)64GS/s，這對時鐘提出了苛刻的要求。要讓如此高采樣率ADC正常工作，關(guān)鍵就是時鐘設(shè)計。

2 抖動影響與時鐘方案

2.1 抖動影響

高速系統(tǒng)中，抖動是時鐘質(zhì)量的關(guān)鍵參數(shù)，原則上時鐘抖動越小越好。首先，在邏輯處理上，若時鐘抖動超過數(shù)字信號處理器的閾值，可能會使時序邏輯的建立時間和保持時間混亂，從而使系統(tǒng)功能紊亂[1]；其次，抖動和噪聲本質(zhì)上是一樣的，如果時間上表現(xiàn)抖動過大，頻率上則表現(xiàn)為噪聲增大，這將直接導(dǎo)致系統(tǒng)的信噪比降低。

2.2 工作條件

在100Gb/s線路側(cè)光收發(fā)模塊中，ADC對時鐘的要求比DAC高。以日本NEL公司最新款100G光收發(fā)模塊專用DSP為例，其ADC要求時鐘抖動在50fs以內(nèi)，而DAC在250fs以內(nèi)即可，本文只探討ADC的時鐘方案。ADC時鐘方案分兩種：壓控晶振+聲表面濾波器方案、時鐘芯片+去抖動芯片方案。

2.3 壓控晶振+聲表面濾波器方案

晶振的相位噪聲產(chǎn)生原因比較復(fù)雜,有工藝、環(huán)境等因素。晶振在加工出來后，本身就具有一定的相位噪聲，而相位噪聲是抖動的直接來源[2]。實際應(yīng)用中，直接由晶振輸出抖動50fs以內(nèi)的時鐘比較困難。降低晶振輸出抖動，一個可行的思路就是加入濾波器，將抖動控制在50fs以內(nèi)。目前廣泛使用的晶振濾波補償器是聲波表面濾波器（SAW濾波器），可以通過SAW濾波器對晶振輸出信號進(jìn)行濾波補償，從而獲得所需時鐘信號。

根據(jù)參數(shù)要求，方案可選器件較多，這里以日本SEIKO公司的一款電壓控制的SAW晶體振蕩器(VCSO)EV-9100JG為例，方案原理框圖如圖2所示。

DSP輸出的參考串碼通過FPGA轉(zhuǎn)換成控制串碼，進(jìn)而控制DAC輸出控制電壓，再通過放大器后對EV-9100JG進(jìn)行電壓控制。

圖2 晶振方案框圖

2.4 時鐘芯片+去抖動芯片方案

如上文所述，單獨使用晶振很難提供抖動50fs以內(nèi)的時鐘信號，單純通過一塊時鐘芯片也很難提供50fs以內(nèi)的時鐘信號。如果使用抖動過濾芯片+時鐘芯片組合，則可在輸出特定頻率時鐘下將抖動降低到50fs以內(nèi)。

根據(jù)參數(shù)要求，方案可選芯片較多，這里以美國ADI公司的AD9525+AD9559為例，前者是時鐘芯片，后者是同步去抖動芯片，方案框圖如圖3所示。

圖3 時鐘芯片方案框圖

DSP輸出的信號通過FPGA轉(zhuǎn)換成控制信號，控制DDS芯片輸出參考時鐘到去抖動芯片AD9559，去抖動后的輸出時鐘作為參考時鐘輸入到時鐘芯片AD9525，通過內(nèi)部PLL倍頻后輸出所需時鐘。

AD9559輸出時鐘的頻率和相位由參考時鐘決定，抖動則由本地低抖動VCO和芯片內(nèi)部的數(shù)字環(huán)路濾波器決定。DSP為AD9559提供參考時鐘，AD9559內(nèi)部有可編程DPLL，DPLL中有一個可編程數(shù)字環(huán)路濾波器，可以極大地降低時鐘信號的抖動。DPLL輸出信號作為參考時鐘送入APLL中作倍頻處理，最終將低抖動參考時鐘信號提供給AD9525。

VCO為AD9525提供內(nèi)部振蕩，AD9559輸出的低抖動信號作為參考時鐘，決定AD9525輸出時鐘的相位和頻率，通過AD9525內(nèi)部的可編程PLL最終產(chǎn)生抖動在50fs內(nèi)所需的時鐘信號。

2.5 方案對比

壓控晶振（VCXO）+SAW濾波器，能夠可靠地提供50fs內(nèi)的低抖動時鐘信號，外圍電路和配置程序設(shè)計簡單，開發(fā)周期較短，價格合理。但是此方案應(yīng)用場合比較固定，難以根據(jù)具體實際情況做出及時應(yīng)對調(diào)整，靈活性不高。

完全可編程的時鐘芯片+去抖芯片方案，此套方案的外圍電路、配置程序設(shè)計難度增加，開發(fā)周期變長。但是通過FPGA配置程序具有靈活性，可以根據(jù)各種不同應(yīng)用場合對配置程序做出及時修改，盡可能確保了解決方案在最優(yōu)狀態(tài)下運行，增加了方案適用范圍，且價格合理。在不同的應(yīng)用場合里，兩套方案各有優(yōu)勢，總體上無法明確哪套方案一定比另一個更好，只能根據(jù)實際需要合理選擇。

3 測試方法

由于實驗設(shè)備限制，時域內(nèi)通過示波器雖然可以觀測到輸出時鐘信號，卻無法測量出50fs內(nèi)的抖動。目前世界上最新示波器也只能測量高于90fs的抖動，且價格極其昂貴。故可采用其它方法進(jìn)行測試。

①因為時鐘信號是提供給高速ADC的，如果時鐘輸出抖動超過50fs，高速ADC將無法正常工作，即與之進(jìn)行數(shù)據(jù)交互的DSP將無法正常收發(fā)數(shù)據(jù)。因此，我們可采取間接的驗證方法確定時鐘是否滿足要求，即分析整個模塊是否正常工作。例如測試整個模塊的OSNR是否正常來確認(rèn)100Gb/s線路側(cè)光收發(fā)模塊是否正常工作[3]。

②通過精密頻譜儀分析獲得時鐘信號頻譜，在指定范圍內(nèi)進(jìn)行相應(yīng)積分運算，進(jìn)而獲得時鐘信號的抖動[4]。

4 結(jié)束語

本文簡單介紹了100Gb/s線路側(cè)光收發(fā)模塊，針對模塊內(nèi)部高速ADC時鐘設(shè)計，提出兩套方案。由于實驗條件欠缺，在數(shù)據(jù)印證方面尚有不足，將在更有效的方案設(shè)計出現(xiàn)后加以解決。本文為100Gb/s線路側(cè)光模塊高速ADC時鐘設(shè)計提供一定的參考，對其它相似時鐘設(shè)計具有一定借鑒意義。

[1]呂郁.自適應(yīng)帶寬時鐘發(fā)生器的抖動一致性研究[D].長沙:國防科技大學(xué)研究生院,2009：65-67.

[2]GREBENKEMPER J C.本振相位噪聲及其對接收機(jī)性能的影響[J].和新陽，譯.空間電子技術(shù)，2003（1）：4-13.

[3]楊俊麒.100Gb/s線路側(cè)光收發(fā)模塊OSNR測試研究[J].光通信研究，2014（4）:51-53.

[4]張志鑫.基于信號源與頻譜儀的相位噪聲測試軟件設(shè)計[J].研究與開發(fā)，2012，31（3）:65-67.

Proposal of high speed ADC sampling clock in 100 Gb/s line side transponder

SHEN Yao-ming,HUANG Zhi-ping,LIU De-sheng,BA Jun-hao
(Department of instrumentation,National University of Defense Technology,Changsha 410000,China)

The key of ADC clock design in the 100Gb/s line side transponder is low jitter that keeps the transponder work reliable.The paper describes the structure and workflow about 100Gb/s line side transponder,and introduces two proposals with comparison.It has certain value of reference for high speed sampling clock design in line side transponder.

100Gb/s,line side transponder,64GS/s ADC,low jitter clock

TN915.62

A

1002-5561（2016）03-0040-03

10.13921/j.cnki.issn1002-5561.2016.03.012

2015-12-07。

申曜銘（1990-），男，碩士研究生，主要從事100Gb/s線路側(cè)光收發(fā)模塊的研究。