基于功率合成器的20 GHz CMOS功率放大器設計*

李　紅，賀章擎，徐元中

(1.湖北工業(yè)大學 計算機科學與技術學院，湖北 武漢430068；2.華中科技大學 計算機科學與技術學院，湖北 武漢 430074；3.湖北工業(yè)大學 太陽能高效利用湖北省協(xié)同創(chuàng)新中心，湖北 武漢 430068)

基于功率合成器的20 GHz CMOS功率放大器設計*

李紅1，2，賀章擎3，徐元中3

(1.湖北工業(yè)大學 計算機科學與技術學院，湖北 武漢430068；2.華中科技大學 計算機科學與技術學院，湖北 武漢 430074；3.湖北工業(yè)大學 太陽能高效利用湖北省協(xié)同創(chuàng)新中心，湖北 武漢 430068)

設計了一個工作頻率高達20 GHz、最高輸出功率23.4 dBm的CMOS功率放大器（PA），該PA由兩級放大器組成，采用全差分 Cascode電路結構。PA的輸入、級間、輸出匹配網絡均采用片上變壓器實現(xiàn)，實現(xiàn)單端輸入、單端輸出，功率合成器用來提高PA的輸出信號擺幅。該PA基于 TSMC 0.18 μm CMOS工藝模型進行設計，采用Agilent ADS軟件進行PA性能仿真和片上變壓器的設計，版圖仿真結果表明：在20 GHz頻段內，PA的輸入、輸出完全匹配（S11=-13.85 dB、S22=-10.94 dB），小信號增益S21達到21.5 dB，芯片面積僅為0.56mm2。

CMOS；功率放大器；變壓器；功率合成

0　引言

隨著人們對無線數(shù)據傳輸速率的要求越來越高，無線收發(fā)器的工作頻率需要相應地上升，以實現(xiàn)寬帶高速通信網絡，如已成功應用于智能手機的 60 GHz收發(fā)器的短距離無線傳輸速率超過4 Gb/s。高頻毫米波無線收發(fā)器早期采用分立元件設計，具有難度大、成本昂貴和質量大等缺陷，不適用于目前智能設備的應用。

CMOS作為IC制作的主流工藝，常用于不同頻率范圍的無線收發(fā)器設計[1]。頻率越高，收發(fā)器需要采用更小節(jié)點的CMOS工藝，0.18 μm節(jié)點處MOSFET管的最高工作頻率為53 GHz，65 nm MOSFET的最高工作頻率為250 GHz。CMOS工藝節(jié)點下降，MOSFET管可承受的交流電壓擺幅也相應變小，對無線收發(fā)器中功率放大器(Power Amplifier，PA)的影響最大，因為 PA通常需要處理大信號，MOSFET管可承受電壓擺幅的大小決定了 PA的輸出功率。所以，如何基于CMOS工藝設計一個高頻、高輸出功率的PA是一個難點。

本文基于 TSMC 0.18 μm 1P6M CMOS工藝設計了一個工作頻率達到20 GHz的PA，該PA采用全變壓器耦合的結構，輸出端采用功率合成器實現(xiàn)兩路子PA的輸出信號相加，增大PA的輸出功率。版圖仿真結果表明，該 PA的輸出功率可達 23.4 dBm，效率為 20.1%，芯片面積僅為0.56mm2。

1　20 GHz PA的電路結構

本文所提出的PA電路如圖1所示，采用兩級放大器結構，放大器均為全差分 Cascode電路增大 PA的增益，避免諧波信號的干擾。射頻信號經過輸入變壓器耦合至驅動級的輸入端，經過放大后由級間功分器輸出4路信號至功放級，功放級放大后的信號輸入至功率合成器，最后輸出至負載RL。

圖1　20GHz CMOS PA的電路圖

輸入變壓器將單端信號轉為差分信號，驅動級共源MOS管的柵端偏置電壓從變壓器的次級線圈接入；級間功分器將兩路輸入信號轉為四路差分信號輸出，變壓器的主線圈作為驅動級電源電壓VDD_DA輸入節(jié)點，次級線圈作為功放級共源MOS管的柵端偏置電壓接入點；輸出功率合成器的作用與級間功分器正好相反，變壓器的主線圈作為功放級電源電壓VDD_PA輸入節(jié)點，考慮到功放級的電流較大，在設計功率合成器時需要重點考慮金屬耐流。下面詳細介紹以上無源器件的實現(xiàn)。

2　無源器件的設計

無源器件是20 GHz CMOS PA的關鍵模塊，其設計直接影響PA的性能，該PA包括以下3個無源器件：輸入變壓器、級間功分器和輸出功率合成器。為了增加金屬耐流，變壓器、功分器和合成器均采用超厚頂層金屬M6作為主線圈，金屬層M5作為次線圈，主、次線圈垂直堆疊，增加線圈間的耦合，同時減小器件尺寸，3個無源器件的面積分別為：100×174 μm2、150×120 μm2、150× 400 μm2，如圖2所示。

圖2　無源器件的版圖

圖3所示為應用于20 GHz CMOS PA中的片上無源器件的效率仿真結果，可以看到，在20 GHz處，變壓器、功分器和合成器的效率分別為：89.1%、86.8%和84.1%。其中效率計算公式如式(1)所示[2]：

圖3　無源器件的仿真結果

其中，x的表達式如式(2)：

3　20 GHz PA的版圖設計

圖4所示為20 GHz CMOS PA的版圖，面積為0.65× 0.86 μm2，射頻輸入、輸出端均采用截距為100 μm的GSG (Ground-Signal-Ground)焊盤，其中射頻焊盤 S采用高隔離度、低寄生電容的設計[3]，降低片上損耗。MOSFET管的版圖也進行了優(yōu)化設計，降低寄生電容和電阻，提高MOSFET的性能。為了保證芯片充分接地，襯底接觸孔填充于空白處，電源、接地總線繞版圖四周，方便接線。

圖4　20GHz CMOS PA的版圖

圖5　20GHz CMOS PA的S參數(shù)仿真結果

4　PA的仿真結果與分析

基于TSMC 0.18 μm 1P6M CMOS工藝模型對20 GHz PA進行版圖仿真，結果如圖5～圖7所示。圖5所示為S參數(shù)的仿真結果，20 GHz處，S11=-13.85 dB、S12=-56.8 dB、S21=21.5 dB、S22=-10.94 dB。圖6所示為單聲大信號的仿真結果，掃描輸入功率范圍-30～10 dBm，20 GHz PA的最高輸出功率Psat為23.4 dBm，功率附加效率(Power Added Efficiency，PAE)為 20.1%，輸出 1 dB壓縮點20.43 dBm，功率增益為21.4 dB。圖7所示為 PA的諧波分量，可以看到，所提電路結構對諧波分量的抑制均大于40 dB，線性度滿足設計要求。

圖6　20GHz CMOS PA的大信號仿真結果

圖7　20GHz CMOS PA的諧波分量

5　結束語

基于TSMC 0.18 μm 1P6M RFCMOS工藝設計了一個工作頻率為20 GHz的 PA，采用變壓器耦合結構實現(xiàn)射頻信號傳輸和阻抗匹配。高效率的片上無源器件優(yōu)化了PA的整體性能，功率合成器用以提高PA的輸出功率。所設計 20 GHz CMOS PA的最高輸出功率可達23.4 dBm，20.1%PAE，芯片面積僅為 0.56mm2，可應用于下一代無線移動通信系統(tǒng)。

表1　PA性能指標總結并和文獻對比

[1]LEI A K Y，DECLERCQ M.A GSM-GPRS/UMTS FDDTDD/WLAN 802.11a-b-g multi-standard carrier generation system[J].IEEE J.Solid-State Circuits，2006，41(7)：1513-1521.

[2]ZOLFAGHARI A，CHAN A，RAZAVI B.Stacked inductors and transformers in CMOS technology[J].IEEE J.Solid-State Circuits，2001，36(4)：620-628.

[3]LAM S，MOK P K T，KO P K，et al.High-isolation bonding pad design for silicon RFIC up to 20 GHz.IEEE Electron Device Lett.，2003，24(9)：601-603.

[4]CAO C，XU H，SU Y，et al.An 18-GHz，10.9-dBm fullyintegrated power amplifier with 23.5%PAE in 130-nm CMOS[C].IEEE European Solid-State Circuits Conference. Grenoble：IEEE，2005：137-140.

[5]FERNDAHL M，JOHANSSON T，ZIRATH H.20 GHz power amplifier design in 130 nm CMOS[C].IEEE European Microwave Integrated Circuit Conference.Amsterdam：IEEE，2008：254-257.

Design of 20 GHz CMOS power amplifier with power combiner

Li Hong1，2，He Zhangqing3，Xu Yuanzhong3
(1.College of Computer Science and Technology，Hubei University of Technology，Wuhan 430068，China；2.School of Computer Science and Technology，Huazhong University of Science and Technology，Wuhan 430074，China；3.Hubei Collaborative Innovation Center for High-efficiency Utilization of Solar Energy，Hubei University of Technology，Wuhan 430068，China)

A CMOS power amplifier(PA)operating at 20 GHz with 23.4 dBm output power is presented in this paper.The PA consists of two fully differential cascode amplifiers.The input,inter-stage and output match networks are all realized by on-chip transformers,resulting in single input and output.Output power combiner is adopted to enhance the signal waveform amplitude. This PA including on-chip transformers is designed based on TSMC 0.18 μm CMOS model and simulated with Agilent ADS.Layout′s post-simulation results indicate the input and output are matched well(S11=-13.85 dB，S22=-10.94 dB)，and the S21 reaches 21.5 dB at 20 GHz，the chip area is only 0.56mm2.

CMOS；power amplifier；transformer；power combining

TM277

A

10.16157/j.issn.0258-7998.2016.05.011

太陽能高效利用湖北省協(xié)同創(chuàng)新中心開放基金項目(HBSKFZD2014010)

（2015-10-27）(

2015-10-07)

李紅（1981-），女，講師，博士研究生，主要研究方向：集成電路設計與計算機系統(tǒng)結構。

賀章擎（1980-），男，副教授，博士，主要研究方向：集成電路設計。

徐元中(1974-)，男，副教授，主要研究方向：集成電路設計與嵌入式系統(tǒng)設計。

中文引用格式：李紅，賀章擎，徐元中.基于功率合成器的 20 GHz CMOS功率放大器設計[J].電子技術應用，2016，42 (5)：39-41.

英文引用格式：Li Hong，He Zhangqing，Xu Yuanzhong.Design of 20 GHz CMOS power amplifier with power combiner[J].Application of Electronic Technique，2016，42(5)：39-41.