CMOS單片高隔離度Ka波段單刀雙擲開關(guān)的設(shè)計

劉　超，李　強，熊永忠

（1.電子科技大學 微電子與固體電子學院，四川 成都 610054；2.中國工程物理研究院 太赫茲中心，四川 成都 611731）

CMOS單片高隔離度Ka波段單刀雙擲開關(guān)的設(shè)計

劉超1，2，李強1，熊永忠2

（1.電子科技大學 微電子與固體電子學院，四川 成都 610054；2.中國工程物理研究院 太赫茲中心，四川 成都 611731）

提出了應(yīng)用0.13μm CMOS工藝設(shè)計的具有高隔離度的Ka波段單刀雙擲（Single Pole Double Throw，SPDT）開關(guān)。測試結(jié)果顯示，在 Ka波段此單片開關(guān)插損為 2.7～3.7 dB，在 35 GHz時測得的輸入 1 dB壓縮點（P-1dB）為 8 dBm。通過使用并聯(lián)NMOS晶體管的拓撲結(jié)構(gòu)并且使用高Q值的匹配網(wǎng)絡(luò)，測得的開關(guān)在30～45 GHz有33～51 dB的隔離度。此Ka波段單刀雙擲開關(guān)芯片的核心面積（die）僅僅為160×180μm2。

Ka波段；單刀雙擲開關(guān)；高隔離度；CMOS；T/R開關(guān)

0　引言

如今單片集成電路在微電子領(lǐng)域是非常熱門的研究方向，在通信系統(tǒng)中，開關(guān)作為重要的組件電路控制著信號的流動方向。單刀雙擲（Single Pole Double Throw，SPDT）開關(guān)尤其重要，它廣泛地應(yīng)用在 T/R組件、移相器、衰減器中。

在傳統(tǒng)的設(shè)計中，開關(guān)往往用III-V族半導體(GaAs或者InP)的晶體管或者二極管設(shè)計來獲得小的插入損耗［1-7］。然而，該方法占據(jù)比較大的面積而且比較昂貴。隨著硅基工藝的發(fā)展，基于CMOS或者SiGe BiCMOS工藝設(shè)計的開關(guān)也開始流行起來［2-6］，它們的優(yōu)勢在于有著較低的成本和較高的集成度。

在傳統(tǒng)的毫米波SPDT開關(guān)的設(shè)計中，管子寄生的關(guān)斷電容和導通電阻使得開關(guān)往往需要折中考慮損耗和隔離度。為了緩解這個問題，我們采用并聯(lián)式NMOS管子的設(shè)計，將NMOS管子的寄生效應(yīng)匹配到相應(yīng)的傳輸網(wǎng)絡(luò)中，再采用高Q值的電感設(shè)計。相對先前的設(shè)計，本文設(shè)計的開關(guān)可以保證插入損耗在可以接受的條件下同時獲得非常高的隔離度。

1　CMOS工藝

本開關(guān)是基于0.13μm CMOS設(shè)計的，工藝中共有7層金屬，最上面兩層比較厚的金屬(分別為3μm和2μm)用于電感設(shè)計。相對于 III-V族的半導體，硅基工藝襯底有著相對比較大的損耗。為了降低其影響，使用最下層的金屬（0.4μm）作為地線層來起到一定的屏蔽作用，最上層的金屬（3μm）用來設(shè)計傳輸線。采用此種設(shè)計的 50 Ω傳輸線寬大約為 16μm，在 Ka波段損耗大概0.6 dB/mm。

2　Ka波段高隔離度開關(guān)設(shè)計

圖1是NMOS管的等效寄生模型。NMOS管相當于一個四端元件，包括端口 G（柵級）、D（漏極）、S（源級）和B（襯底）。主要的寄生電容有柵漏電容Cgd、柵源電容Cgs、源級和漏級到襯底的電容 Cdb和 Csb。此外，襯底到地的電阻Rb也影響著開關(guān)的性能。

圖1　NMOS管的簡化模型

襯底電阻的大小在實際設(shè)計中很難有一個準確的模型，因為它取決于晶體管大小、管子條柵的數(shù)目、襯底接觸孔的分布，甚至是周圍電路期間的分布［8-9］，這個模型在代工廠提供的模型中難以準確地體現(xiàn)?；谝r底電阻的復雜性和不確定性，在實際工程中往往采用版圖中的處理使其最大化或者最小化的方式來簡化其模型。

在開關(guān)設(shè)計中，一個很大的隔離電阻Rg放置在NMOS管的柵和控制電壓之間，用以減小信號泄露，同時避免柵氧擊穿。在一般的串聯(lián)管子開關(guān)設(shè)計中，想要減小開關(guān)的插損就必須選用尺寸比較大的管子。然而，這必然導致寄生的電容也隨之增大，造成關(guān)斷時隔離度的下降。因此插損和隔離度的折中限制了管子的選擇。

在本文提出的結(jié)構(gòu)中，NMOS管作為并聯(lián)器件來使用。為了減小襯底電阻的影響，采用盡量減小接觸電阻的方式，在管子周圍放置盡量多的襯底接觸通孔。這樣，襯底電阻可以近似為一個非常小的電阻。對應(yīng)的關(guān)斷情況和導通情況下的等效電路模型如圖2(a)和圖2(b)所示。當開關(guān)導通時并聯(lián)的NMOS管可以近似為一個到地的小電阻 Ron；當開關(guān)關(guān)斷時，可以近似為一個到地的電容Coff。

圖2　逐步簡化的并聯(lián)NMOS模型

圖3為所設(shè)計的Ka波段單刀雙擲開關(guān)的原理圖。其主要設(shè)計思想就是將關(guān)斷情況下NMOS管子的寄生電容加入到匹配網(wǎng)絡(luò)中，從而減輕了傳統(tǒng)串聯(lián)NMOS開關(guān)中插損和隔離度的折中問題。表1所示為此開關(guān)的詳細器件參數(shù)。

圖3　單刀雙擲開關(guān)的原理圖

表1　單刀雙擲開關(guān)的具體參數(shù)

當VC是低電平時，T1和T2關(guān)斷，T3和T4導通。圖3(a)的上通路中，串聯(lián)電感 L2和 T1、T2的寄生關(guān)斷電容形成了一個π型網(wǎng)絡(luò)。同時，電感L1和兩個C1也形成了一個π型網(wǎng)絡(luò)。信號通路上的高階LC匹配網(wǎng)絡(luò)模擬傳輸線可以使得輸入輸出都達到良好匹配，從而獲得相對較寬的帶寬。在導通情況下T3和T4的導通電阻比較小，下通路中L1和C1形成了在工作頻率上的并聯(lián)諧振，從而相對端口1可以是高阻狀態(tài)。

從上述的設(shè)計思路可知，工作時的等效電路如圖3(b)所示。關(guān)斷情況下的NMOS管(T1和T2)可以等效為到地的電容(C2)，導通情況下的 NMOS管子(T3和 T4)可以等效為到地的小電阻(Ron)。

為了達到高的隔離度，下通路必須在工作頻率上呈現(xiàn)高阻。并聯(lián)諧振的等效阻抗為：

其中Q是整個網(wǎng)絡(luò)的品質(zhì)因子，包括了NMOS管和無源的電感。因此，為了在端口1提供高阻，需要選擇高Q值的器件。

為了達到盡量高的Q值，需要NMOS管具有盡量小的導通電阻，電感具有盡量高的Q值。應(yīng)用并聯(lián)型的單刀雙擲開關(guān)結(jié)構(gòu)，管子關(guān)斷時的寄生電容是匹配網(wǎng)絡(luò)的一部分，可以選用大尺寸的管子來降低導通電阻而不用犧牲隔離度。

從表1中看到各參數(shù)的值，片上電感的Q值對開關(guān)的損耗影響非常大。我們采用單層八角螺旋繞線電感的方式設(shè)計了開關(guān)中的電感。

并聯(lián)NMOS管子的關(guān)斷寄生電容可以根據(jù)式(2)使用Y參數(shù)計算出來。對于尺寸為60μm/0.13μm的管子(10個條柵)在35 GHz時的寄生電容值為46 fF。

最終，整個開關(guān)的設(shè)計通過HFSS仿真其無源結(jié)構(gòu)加上代工廠提供的NMOS管子模型在ADS中協(xié)同仿真實現(xiàn)。為了減少相鄰通道的信號耦合，在版圖設(shè)計中還加入了接地的隔離墻。

3　測試結(jié)果

圖4顯示了加工出來的芯片照片，算上pad一共面積為0.74×0.62mm2。而此開關(guān)芯片的核心面積才0.16× 0.18mm2。

圖4　Ka波段單刀雙擲開關(guān)的芯片圖

S參數(shù)的測試是在探針臺上用微波的地-信號-地（Ground-Source-Ground）探針進行片上測試。由于此芯片核心面積太小，為了測試方便加了pad和微帶走線后面積稍微增大了一些。

圖5顯示了仿真和測試的輸入輸出匹配和插損的對比圖。整體結(jié)果一致性非常好，只有測試出來的損耗比仿真結(jié)果大一些。從 30～45 GHz測得的損耗是 2.7～3.7 dB之間。這可能是由于高頻下NMOS管子的模型精確度引起的。在30～45 GHz間，測試的輸入和輸出回波損耗都在14 dB以上。測試和仿真的開關(guān)隔離度如圖6所示。通過使用并聯(lián)NMOS管式的結(jié)構(gòu)和高Q值的電感元件，測試結(jié)果顯示從 30～45 GHz此開關(guān)有 33～51 dB的隔離度。這里要說明的是，測試的隔離度比仿真結(jié)果還要好是因為實際版圖設(shè)計中又加入了接地的隔離帶，而仿真結(jié)構(gòu)中是未將此效應(yīng)包括在內(nèi)的。

圖5　損耗和輸出輸出回波損耗仿真和測試結(jié)果對比

圖6　隔離度仿真和測試結(jié)果對比

開關(guān)的功率性能測試由一臺信號源和頻譜儀測試完成。在 35 GHz時，此開關(guān)的輸入 1 dB壓縮點（P-1dB）為8 dBm。相對來說比較低的功率性能是因為使用體硅（bulk CMOS）的工藝，不能在襯底接觸上引入襯底懸浮(floating body)技術(shù)來提高其擊穿電壓進而提高功率性能。

此開關(guān)和文獻中使用硅基工藝（CMOS或者 SiGe BiCMOS）設(shè)計的Ka波段單刀雙擲開關(guān)結(jié)果性能對比如表2所示。從對比中可以看出，本文設(shè)計的Ka波段單刀雙擲開關(guān)用比較小的面積實現(xiàn)了高隔離度和好的輸入輸出匹配。此外，由于體硅工藝所限，開關(guān)的功率處理能力相對較低一些。

表2　Ka波段單刀雙擲開關(guān)性能對比

4　結(jié)論

本文基于0.13μm CMOS工藝設(shè)計了一種高隔離度的Ka波段的單片單刀雙擲開關(guān)。通過使用并聯(lián)NMOS管子結(jié)構(gòu)，采用高Q值的匹配網(wǎng)絡(luò)并且在版圖中采用隔離墻，片上測試結(jié)果表明此開關(guān)在Ka波段的隔離度可以達到33～51 dB。

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CMOS monolithic Ka-band SPDT switch design with high isolation

Liu Chao1，2，Li Qiang1，Xiong Yongzhong2
(1.School of Microelectronics and Solid-state Electronics，University of Electronic Science and Technology of China，Chengdu 610054，China；2.Terahertz Research Center，China Academy of Engineering Physics，Chengdu 611731，China)

This paper presents a Ka-band high isolation SPDT(Single Pole Double Throw)switch using 0.13μm CMOS process.The switch has a measured insertion loss of 2.7-3.7 dB and an input 1 dB compression power(P1dB)of 8 dBm at 35 GHz.Via using the shunt NMOS topology and high quality factor match networks，33～51 dB measured isolation is obtained within the frequency range of 30～45 GHz.The switch core occupies only 160×180μm2chip area.

Ka-band；SPDT；high isolation；CMOS；T/R switch

TN432

A

10.16157/j.issn.0258-7998.2016.04.012

劉超（1987-），男，博士研究生，主要研究方向：硅基射頻、微波相控陣電路設(shè)計。

李強（1979-），男，博士，教授，博導，主要研究方向：模擬、射頻和混合信號集成電路設(shè)計、生物醫(yī)療電子。

熊永忠（1963-），男，博士，教授，主要研究方向：微波、毫米波和太赫茲集成電路與器件。

中文引用格式：劉超，李強，熊永忠.CMOS單片高隔離度 Ka波段單刀雙擲開關(guān)的設(shè)計［J］.電子技術(shù)應(yīng)用，2016，42 (4)：43-45，52.

英文引用格式：Liu Chao，Li Qiang，Xiong Yongzhong.CMOS monolithic Ka-band SPDT switch design with high isolation［J］.Application of Electronic Technique，2016，42(4)：43-45，52.