3D SRAM中TSV開路測試算法研究與實現*

趙振宇，鄧 全，李 鵬，蔣劍鋒，曲連華，唐皓月

(國防科技大學 計算機學院， 湖南 長沙 410073)

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3D SRAM中TSV開路測試算法研究與實現*

趙振宇，鄧 全，李 鵬，蔣劍鋒，曲連華，唐皓月

(國防科技大學 計算機學院， 湖南 長沙 410073)

基于三維集成電路技術實現的三維靜態(tài)隨機存儲器，其電路中使用了大量的過硅通孔。目前過硅通孔制造工藝尚未成熟，使得過硅通孔容易出現開路或短路故障，從而給三維靜態(tài)隨機存儲器的測試帶來新的挑戰(zhàn)。現有的過硅通孔專用測試方式雖然能夠探測出過硅通孔的故障，但需要特定的測試電路來實現，這就增加了額外的面積開銷，同時加大了電路設計的復雜度。因此，提出一種使用測試算法來探測過硅通孔開路故障的方法。在不增加額外面積開銷的情況下，通過內建自測試電路解決三維靜態(tài)隨機存儲器中過硅通孔的開路故障檢測問題。結果顯示，該過硅通孔測試算法功能正確，能夠準確探測到過硅通孔的開路故障，并快速定位過硅通孔的開路位置。

三維集成電路；過硅通孔；開路故障；測試；算法

基于三維集成電路(Three Dimensional-Integrated Circuit, 3D-IC)技術的三維靜態(tài)隨機存儲器(Three-Dimensional Static Random Access Memory, 3D SRAM)采用多層器件結構組成，通過內在的垂直互連介質過硅通孔(Through Silicon Via, TSV)完成不同層器件之間的通信[1]。3D SRAM擁有2D SRAM所不具有的很多優(yōu)勢，例如可以縮短管芯(die)與管芯(die)之間的互連線長度，提高輸入/輸出(Input/Output, IO)帶寬，從而減小互連線延遲，提升性能，并降低功耗[2]。3D SRAM還可以進行異質集成，以此縮小設計面積和制造成本。

3D SRAM中有超過數以萬計的TSV，由于TSV的制造工藝尚不成熟，銅柱內約有42%的概率產生氣泡或空隙[3]，從而導致TSV產生開路故障；又由于TSV之間寄生耦合電容的影響，TSV存在開路故障時，浮空導線與相鄰導線之間的寄生耦合電容對浮空端的電壓影響很大。在TSV尺寸繼續(xù)減小的情況下，TSV之間的間距也越來越小，這種耦合效應也越明顯，不僅影響自身，而且還可能影響周圍的電路，最終導致SRAM失效。相關研究表明，規(guī)模為104個TSV的芯片中出現TSV失效的概率為63.214%[4]，嚴重影響3D芯片的良品率。因此，如何有效地對TSV進行測試是3D-IC中急需解決的問題。近年來學術界和工業(yè)界對片上TSV測試結構的研究從未中斷過。

文獻[5]提出了一種用于TSV故障診斷的內建自測試(Built-In Self Test, BIST)結構，并將TSV建模為2D矩陣的形式。盡管這種測試結構擁有面積開銷小的優(yōu)勢，但一次只能測試TSV矩陣中的一行，當TSV數量較多時，將耗費很長的測試時間。而另一種BIST結構[6]使用基于KAF(Kth-Aggressor-Fault)可編程模型產生有效測試序列，用于探測TSV之間的串擾故障，這種結構可以提供更精準的TSV測試結果。然而，由于每個TSV都需要單獨的發(fā)送器和接收器，這將需要很大的面積開銷。輸出閾值分析測試結構[7]通過使用環(huán)形振蕩器來探測TSV的故障。這種結構能有效處理由TSV故障引起的信號延時問題，并且具有面積開銷小的優(yōu)勢，但能探測的TSV故障類型有限。

針對3D SRAM中字線和位線TSV的全開路故障，提出了一種有效的片上TSV測試方法。將TSV測試機制與Memory BIST結構相結合，使用測試算法來探測TSV開路故障。由于共用Memory BIST，本文所提測試方法可以有效縮短測試時間和面積開銷。結果顯示，該TSV測試算法功能正確，能夠準確探測到TSV的開路故障，并快速定位TSV的開路位置。

1 TSV開路故障行為

1.1 TSV開路故障耦合模型

目前，對TSV的耦合電學建模研究已經相當深入，相比傳統(tǒng)的使用固定故障、橋接故障來分析TSV的故障，MAF(Maximum Aggressor Fault)故障模型[8]則被廣泛地應用于探測TSV的耦合故障。文獻[9]結合TSV的生產工藝建立了TSV的串擾Spice電路模型。文獻[10]全面考慮了TSV的寄生分量建立了TSV耦合電學模型。為了更好地實現對3D SRAM中字線TSV和位線TSV的全開路故障進行模擬以及分析TSV開路故障對存儲器的影響，從TSV之間的耦合效應入手，基于TSV開路故障電學模型和TSV耦合電學模型，建立了TSV開路故障耦合效應電學模型，如圖1所示。該模型既考慮了TSV的開路故障，同時又考慮了TSV之間的耦合效應，模型中的參數均可由文獻[11]中的公式計算得到。

圖1 TSV開路故障耦合效應電學模型Fig.1 TSV open defect coupling model

1.2 TSV故障定位

3D堆疊存儲器可以通過多種方式來實現，一種有效的方式是用TSV做垂直總線，將多個SRAM層連起來，接到處理器上[12]；另外一種方式是將存儲陣列分很多小塊，并在垂直方向上進行堆疊，用TSV代替原有互連線充當字線和位線，并通過TSV連接到底層的外圍電路[13]；本文依據第二種堆疊方式建立了圖2所示的3D SRAM電路模型。

圖2 3D SRAM電路模型Fig.2 3D SRAM model

分析電路結構可知，TSV的開路故障既可以發(fā)生在字線上，也可以發(fā)生在位線上，且均位于TSV互連線上。根據電路結構對稱性特點以及TSV開路故障的隨機性，可以將TSV開路故障的植入位置定位在四個地方(Df1～Df4)。由于存儲單元以陣列形式布放，字線和位線分別位于不同的邊，TSV也是按順序布放，相對位置都是對稱的，所以這四處開路故障位置足以表征整個3D SRAM中的所有TSV開路故障情況。

1.3 TSV開路故障模擬

將TSV開路故障逐一注入圖2故障位置中，采用圖1所示TSV開路故障耦合效應電學模型，并用Hspice進行模擬。模擬環(huán)境設置為：65 nm工藝，1.2 V電源電壓，常溫(25℃)，典型corner(TT)。故障位置、操作類型、最小開路電阻值以及最大失效概率阻值整理如表1所示，TSV開路引起的SRAM失效在考慮工藝偏差情況下的最大失效率用Fmc來表示。

表1 TSV開路導致3D SRAM失效的最小電阻值

表1中，定義Dfi-nom為在標稱條件下導致SRAM失效的TSV最小開路電阻值；定義最大失效概率阻值Dfi為在考慮工藝偏差時，導致SRAM最大概率(100%)出現功能故障的TSV開路最小電阻值。

對應的曲線圖如圖3所示，圖中橫坐標為TSV開路電阻的相對最小阻值(Dfi-rel)，由式(1)獲得；縱坐標為SRAM失效率，最大值為100%。

(1)

圖3 3D SRAM失效率隨TSV開路電阻變化Fig.3 3D SRAM failure probability change under TSV open-circuit resistance

通過圖3中曲線數據可得出如下結論：

在考慮工藝偏差的情況下：

1)當注入故障位置的開路電阻阻值等于該故障位置在標稱條件下最小可探測開路電阻值時，引起的存儲器失效概率大約在40%～60%之間(即Dfi-rel=1)。換句話說，在標稱條件下，TSV存在開路故障時會導致存儲器產生故障行為的最小可探測值，在考慮工藝偏差對電路影響的情況下，失效率不到60%。

2)隨著TSV開路電阻值的增加，存儲器的失效率也隨之升高。從圖3中還可以看到，當Dfi-rel處在0.5～1.5之間時，TSV的開路電阻只有小幅增加，但由此引起的存儲器失效率卻呈直線上升，最高達到100%。這說明當考慮工藝偏差對電路的影響時，TSV的開路故障對存儲器功能故障的影響更嚴重。

3)對于Df1處開路故障位置，最小開路電阻值是標稱條件下TSV開路電阻值的3.0倍(B_WL)，即Dfi-rel=3.0；相應地，對于Df2處開路故障位置，最小開路電阻值是標稱條件下TSV開路電阻值的2.5倍(M_WL)，即Dfi-rel=2.5；對于Df3處開路故障位置，最小開路電阻值是標稱條件下TSV開路電阻值的1.5倍(B_BL_W)，即Dfi-rel=1.5；對于Df4處開路故障位置，最小開路電阻值是標稱條件下TSV開路電阻值的2.0倍(M_BL_S_R)，即Dfi-rel=2.0。

除此之外，本小節(jié)還分別對字線和位線的操作類型以及開路位置進行廣泛的模擬研究，模擬結果如表2所示。

表2 3D SRAM中TSV開路故障行為

字線TSV存在開路故障時，存儲器所對應的故障行為主要有三類，即“不可訪問”“訪問多個單元”以及“可以改變浮空單元里的值”。位線TSV存在開路故障時，存儲器所對應的故障行為有四類，分兩種情況：當兩根位線同時開路時，故障行為有“讀出錯誤值”和“不可訪問”兩類，當其中某一根位線開路時，故障行為有“不可以正確寫”和“固定輸出0或1”兩類。

2 故障原語及TSV開路測試算法

2.1 故障原語定義

功能故障檢測的兩個基本組成部分為：讀寫操作序列以及相應單元的狀態(tài)變化。因此，3D SRAM中每一種TSV開路故障的單一單元故障原語可采用S，F，R的組合來表示存儲器的故障行為；多單元故障用來表示，其中Sa(Sv)代表施擾單元(受擾單元)。S是敏化操作序列，描述觸發(fā)存儲單元故障行為的操作或狀態(tài)，S∈{0，1，0w0，1w1，0w1，1w0，r0，r1}；F是故障行為，用于描述被檢測有故障單元的行為或狀態(tài)，F∈{0，1，↑，↓}，“0”和“1”表示“0”狀態(tài)和“1”狀態(tài)，↑(↓)表示上升(下降)跳變；此外，當“S”為讀操作時，還應該加上一個敏化操作序列的“讀取結果”R(Result)，R描述存儲單元讀操作的輸出結果，R∈{0，1，-}。當“S”不為讀操作時，R為“-”。

2.2 故障行為與March元素

訪問多個單元故障行為，普通的測試算法就可以檢測到。針對訪問多個單元故障的最簡化March元素為：(r0,w1)或(r1,w0)，其中“”為地址增序，“”為地址降序。

因此，根據前述3D SRAM中每一種TSV開路故障行為的故障原語定義，可以得到3D SRAM中TSV開路故障的故障原語及其March元素，結果如表3所示。

表3 TSV開路故障的故障原語及其March元素

2.3 TSV開路測試算法

表3中所提的這些基本故障類型的March元素可以為本節(jié)TSV開路測試算法的研究提供基礎，通過對所有測試序列進行算法合并與優(yōu)化，從而得到符合設計要求的測試算法。經合并優(yōu)化之后的算法如式(2)所示：

① ②③ ④⑤⑥ ⑦⑧ ⑨

(2)

M0 M1 M2 M3 M4

此算法共九個操作步驟，分為五個狀態(tài)，分別為①～⑨九個操作步驟和M0～ M4五個狀態(tài)：

M0：存儲單元初始化為狀態(tài)“1”；

M1：按地址增序對所有存儲單元進行w1和r1的操作；

M2：按地址降序對所有存儲單元進行r1，w0和r0的操作；

M3：按地址降序對所有存儲單元進行r0和w1的操作；

M4：按地址增序對所有存儲單元進行r1操作。

式(2)檢測故障的原理總結如表4所示。

表4 TSV開路故障及其March元素檢測原理

表4中March元素列，Mi表示測試算法中對第i個March元素，Mi,j表示測試算法中第i個March元素的第j個操作，如M2,2表示第2個March元素中的第2步操作“w0”。

3 TSV開路測試算法實現與驗證

前面已經從理論上推導出了TSV開路故障的測試算法，本節(jié)將根據以上研究成果實現具體的TSV開路測試算法，并驗證提出的TSV測試算法的正確性和有效性。

3.1 算法代碼實現

TSV開路測試算法共五個狀態(tài)，本文采用Verilog語言實現TSV測試算法有限狀態(tài)機的設計，算法的偽代碼描述如算法1所示。

算法1 TSV開路測試算法有限狀態(tài)機

完成整個TSV測試算法需要9×N個循環(huán)，因此所有數據完成讀寫操作所需的總時間為9×N×D，其中N為地址深度，D為數據位寬。

3.2 算法電路實現

本文所提測試算法的一大優(yōu)勢就是可以采用2D的測試方法來完成TSV開路故障的測試，所以該算法的測試電路依然可以采用典型的BIST測試電路，如圖4所示。

圖4 BIST測試電路Fig.4 BIST test circuit

系統(tǒng)工作流程如圖5所示。

圖5 系統(tǒng)工作流程Fig.5 Systematic work flow

當進入BIST模式時，外部控制信號BIST_start有效，系統(tǒng)進入測試模式，多路選擇器MUX將選擇從FSM控制器中產生的數據作為系統(tǒng)輸入，存儲器輸出的數據被送到輸出響應比較器，與BIST控制器產生的理想數據進行比對，進而判斷存儲器是否存在故障，如果存在故障，輸出響應器的故障標志位有效，并向冗余修復模塊發(fā)送故障地址和故障類型，便于后續(xù)修復工作。最后，當FSM狀態(tài)控制器根據算法步驟完成所有測試步驟后，BIST_done信號有效，表示存儲器完成了自測試。

當BIST_start無效時，系統(tǒng)進入正常的功能模式，多路選擇器MUX將選擇從System_in輸入的數據作為系統(tǒng)輸入，System_in和System_out有效，如果有錯誤單元，系統(tǒng)將按照重新分配的新地址進行數據存儲，并由System_out輸出。

3.3 算法驗證

本文采用Verilog和Nanosim仿真工具，對3D SRAM進行測試。仿真中加入TSV開路故障模型，通過觀察字線開路和位線開路在TSV開路測試算法中的測試情況，分析了TSV開路測試算法的有效性及正確性。

字線TSV存在開路故障的模擬結果如圖6所示(模擬的是WL2和WL4)。

(a) 注入故障(a) With fault injection

(b) 未注入故障(b) Without fault injection圖6 字線TSV注入開路故障模擬結果Fig.6 Result of open-circuit fault injection on word line

圖6中，橢圓為TSV測試算法中的某一步寫操作。從圖6(b)中橢圓可以看出，WL2和WL4上所接單元都在期望的時間點上寫入了正確的數據，而圖6(a)橢圓中的波形明顯不同步，這是由于WL4所接的TSV產生了開路故障，在WL4期望的訪問時間點上并沒有成功寫入數據，且在訪問WL2的時候，由于耦合效應，與WL2的寫操作同步了，所以在WL2寫操作的同時，WL4也進行了相同的寫操作。

類似地，可以得到位線的模擬驗證結果。首先往任意一根與圖2中BL相連的位線TSV中注入開路故障，模擬結果如圖7所示。

圖7 位線TSV注入開路故障模擬結果Fig.7 Result of open-circuit fault injection on bit line

對于普通字線和普通位線的模擬結果可以采用類似的方法得到，整理結果如表5所示。

表5 開路故障類型統(tǒng)計

4 結論

針對綁定后3D SRAM中TSV的全開路故障展開全面分析，提出一種使用測試算法來探測TSV開路故障的方法。該方法將TSV測試機制與Memory BIST結構相結合，可以在不使用TSV專用測試電路且不增加額外面積開銷的情況下解決3D SRAM中TSV的開路測試。模擬結果表明，該TSV測試算法功能正確，能夠準確探測到TSV的開路故障，并快速定位TSV的開路位置，實現了探測TSV開路故障的目的。

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Research and implementation of TSV open test algorithm in 3D SRAM

ZHAO Zhenyu, DENG Quan, LI Peng, JIANG Jianfeng, QU Lianhua, TANG Haoyue

(College of Computer, National University of Defense Technology, Changsha 410073, China)

In 3D-IC (three dimensional-integrated circuit) technology based 3D SRAM(three-dimensional static random access memory), a large number of TSVs (through silicon vias) have been implemented in circuits. The manufacturing process of TSV is not mature，which makes TSVs more prone to open defects and brings new challenges to the 3D SRAM test. The existing method of TSV test can find out where the faults are, but it needs extra specific circuit to implement, which increases both the area overhead and its design complexity. In consideration of what was discussed above, a new idea to detect the open defects of TSV based on a test algorithm was proposed. It proved to be an effective method to detect the open defects of TSV in 3D SRAM using BIST(built-in self test) without any extra overhead. Results show that the proposed method has no functional problem with the algorithm and it can realize the purpose of TSV open fault detection.

three dimensional-integrated circuit; through silicon via; open defects; test; algorithm

10.11887/j.cn.201605002

http://journal.nudt.edu.cn

2015-05-30

國家自然科學基金資助項目(61176030，61272139)

趙振宇(1973—)，男，遼寧朝陽人，教授，博士，碩士生導師，E-mail：zyzhao@nudt.edu.cn

TN47

A

1001-2486(2016)05-007-07