超聲相控陣檢測系統(tǒng)設計和算法實現(xiàn)

吳 朕，徐大專，盛柳凱

（南京航空航天大學 電子信息工程學院，江蘇 南京210016）

超聲相控陣檢測系統(tǒng)設計和算法實現(xiàn)

吳 朕，徐大專，盛柳凱

（南京航空航天大學 電子信息工程學院，江蘇 南京210016）

基于實現(xiàn)超聲成像的目的，采用了模塊化的設計以及高集成度的芯片AD9273和HV7350，完成了64通道超聲相控陣檢測系統(tǒng)的硬件設計；利用Artix-7中的SelectIO資源，在FPGA內實現(xiàn)了300M，DDR，串行LVDS的AD9273采樣輸出的串并轉換；利用FPGA的邏輯資源實現(xiàn)了數(shù)字正交包絡檢波算法，完成了接收波束成形，提高了系統(tǒng)的檢測分辨率；利用USB2.0接口完成系統(tǒng)的配置和數(shù)據(jù)傳輸，實現(xiàn)了每秒50幀的成像速率，保證了系統(tǒng)成像的實時性。

超聲相控陣；系統(tǒng)研制；ISERDES；FPGA

無損檢測（Non-destructive Testing，NDT）技術就是在不改變被檢測對象物理化學狀態(tài)的前提下，檢測材料內部是否存在結構異常或缺陷。超聲檢測（UT）是工業(yè)上無損檢測的方法之一，超聲波進入物體遇到缺陷時，一部分聲波會產生反射，通過對超聲回波的分析處理，就可以確定出缺陷的位置和大?。?］。而目前超聲相控陣（Ultrasonic Phased Array，UPA）成像檢測在工業(yè)無損檢測領域的應用也越來越廣泛。超聲相控陣基本概念來自于相控陣雷達技術，通過控制不同陣元的激勵觸發(fā)延時時序，從而使聲束偏轉、聚焦和掃查，具有檢測速度快，檢測結果可靠性、直觀性、實時性好等優(yōu)點。分辨率是相控陣探傷儀的重要指標，通過提高陣元數(shù)目可以改善系統(tǒng)橫向分辨率和減小偽像的產生，但是隨著陣元數(shù)量的增加，發(fā)射接收電路的面積也將大大增加，不利于PCB的制作，調試和擴展。由于發(fā)射接收通道數(shù)的增加，發(fā)射接收電路只是簡單的擴展，所以筆者提出了一種模塊化，可擴展的相控陣超聲檢測系統(tǒng)的實現(xiàn)方案。該方案由發(fā)射板，接收板，控制板，底板，探頭轉接板組成，可以根據(jù)需要擴展板卡的數(shù)量，提高了系統(tǒng)的靈活性。另外采用FPGA芯片實現(xiàn)了高精度發(fā)射波形的產生，以及基于數(shù)字正交包絡檢波算法的接收波束成形。

1 模塊化的硬件系統(tǒng)設計

硬件系統(tǒng)主要由發(fā)射，接收，控制，探頭轉接，底板五個部分組成，總體框架如圖1。其中發(fā)射、接收和控制部分的板卡通過CPCI連接器連接到底板上的CPCI插槽，增加相應的板卡就可以方便的擴展通道數(shù)，CPCI連接器具有比較好的電氣連接性能和散熱效果。控制板卡通過自定義總線控制系統(tǒng)的參數(shù)配置和數(shù)據(jù)傳輸。發(fā)射和接收板卡通過電纜連接到探頭轉接板，完成相控陣探頭的激勵和回波數(shù)據(jù)的接收。

圖1 超聲相控陣成像系統(tǒng)硬件總體框架

發(fā)射板采用8片8通道的高壓脈沖芯片HV7350產生64通道的高壓脈沖發(fā)射信號，該芯片支持最大峰峰值120V的發(fā)射電壓和 1.0A的發(fā)射電流。選用 Xilinx公司的XC6SLX45型號的FPGA，通過控制各通道的激勵時序，實現(xiàn)發(fā)射波束形成的邏輯控制。

接收部分的每一塊接收板包括了32路超聲回波信號通道。雖然超聲回波信號比較小，但由于回波信號包含了發(fā)射端較高的激勵電壓，會損壞后端的ADC，所以接收端采用了4片TX810限幅，限幅后的信號由 4片 AD9273采樣，AD9273芯片可以實現(xiàn)8通道12位寬50MSPS的采樣輸出，它的輸出為串行LVDS信號。另外由于超聲信號隨著傳輸距離而衰減，所以需要進行時間增益補償（TGC），本系統(tǒng)采用AD5621進行增益補償。

控制板主要是控制發(fā)射接收板卡的配置，以及時鐘的分配，并且通過USB2.0接口與上位機進行數(shù)據(jù)通信。

底板主要是提供CPCI插槽，CPCI插槽通過自定義總線連接。底板上預留了可擴展的插槽，可以根據(jù)需要增加發(fā)射，接收模塊。

2 高速串行接口設計

AD9273的輸出是12 bit，50MSPS的串行LVDS信號，時序圖如圖2。由于信號時鐘速率較高，有300 MHz，所以信號解串也是系統(tǒng)的關鍵難點之一。如果使用FPGA的內部邏輯資源，例如LUT和D觸發(fā)器進行解串，那么布局布線時將難以保持幀時鐘FCO±，位時鐘DCO±，信號數(shù)據(jù)DOUTx±之間保持相對應的相位關系，從而無法得到正確的解串數(shù)據(jù)。

Artix 7芯片提供了SelectIO資源，其中提供了專用的串并轉換器（ISERDES），以及可編程的延時單元（IODELAY）。利用SecectIO資源可以方便地進行高速串行信號的解串，加快設計進度以及降低設計難度［2］。

圖2 AD9273時序圖

2.1 ISERDES

Artix-7的 ISERDES資源在 FPGA內部的原語是 ISER DESE2，是一種專用的串并轉換器。由于在FPGA芯片內部ISER DESE2靠近FPGA芯片的I/O模塊，所以可以避免布局布線導致的延時，從而降低解串器設計的時序復雜性。ISERDESE2支持SDR和DDR模式，SDR模式支持1:2-8的串并轉換，DDR模式支持1:4、6、8、10、14的串并轉換。由于本系統(tǒng)的ADC是12 bit的LVDS信號，所以采用兩個ISERDESE2，工作于SDR模式的1:6的串并轉換，分別轉換圖2的DOUTx-，DOUTx+，從而得到12bit的并行數(shù)據(jù)。

ISERDESE2也提供了 Bitslip模塊，可以調整 ISERD ESE2中數(shù)據(jù)流的位置順序，從而達到幀對齊的目的［3］。在SDR模式下，每次Bitslip操作可以使輸出左移一位，相當于使幀時鐘向后移動一個位時鐘。

2.2 IODELAY

Artix-7的IODELAY資源在FPGA內部的原語是IDEL AYE2，是一種可編程的延時單元，具有32個tap的環(huán)繞單元，通過改變IDELAYCTRL資源的參考時鐘可以提供不同的延時分辨率。IDELAYE2提供了"FIXED"，"VARIABLE"，" VAR_LOAD"，"VAR_LOAD_PIPE"這幾種配置模式，可以靈活地控制延時。

本設計采用的參考時鐘是200 MHz，那么每個tap代表78 ps的延時量。延時控制采用"VAR_LOAD"模式，通過控制位時鐘DCO±的延時，來達到位對齊的目的。

2.3 解串模塊的設計

解串模塊主要采用ISERDESE2和IDELAYE2資源進行設計，并利用了狀態(tài)機來控制位時鐘的對齊，然后通過控制ISERDESE2的Bitslip模塊達到幀同步。

解串器分為3個部分，分別是位時鐘對齊部分，幀時鐘同步部分，以及數(shù)據(jù)的串并轉換，如圖3所示。

ADC的位時鐘DCO±，幀時鐘FCO±，數(shù)據(jù)DOUTx±進入FPGA后，位時鐘差分轉單端時鐘bitclk，幀時鐘轉成差分的fcop、fcon，差分的信號數(shù)據(jù)轉成差分的doutp、doutn，由于IO資源IBUFGDS，IBUFGDS_DIFF_OUT就位于FPGA內部的I/O模塊中，所以這時三者還保持相對應的相位關系。不過bitclk通過時鐘資源BUFR和BUFIO轉換后，由于BUFR和BUFIO離FPGA的I/O模塊有一定的距離，這時將產生一定的延時，將會破壞位時鐘與幀時鐘、信號數(shù)據(jù)之間的相位關系，導致解串錯誤。那么就應該對bitclk增加一定的延時，再用延時后的時鐘產生clkd和clkdiv，使得clkd的上升沿對齊源時鐘bitclk的上升沿。在clkd，clkdiv驅動下，采用ISERDESE2對bitclk進行1:6的串并轉換，得到的數(shù)據(jù)可能有三種狀態(tài)，分別是全0，全1，和0、1混合。為了使得位對齊，可以通過狀態(tài)機來控制延時量，也即是圖3中的BitAlign State Machine。每間隔一段時間，增加tap的值，也就是增加延遲時間，這時串并轉換的數(shù)據(jù)將產生變化。當狀態(tài)機檢測到串并轉換后的6 bit數(shù)據(jù)從全0變到0、1混合或者全1，或者從0、1混合變到全1時，那么表示這時位時鐘clkd的上升沿就對齊源時鐘bitclk的上升沿了，Done輸出1，表示位對齊完成。

位對齊完成后，雖然這時clkd對準了源時鐘bitclk的上升沿，但是由于增加了延時，位時鐘clkd與幀時鐘的相位關系是未知的，將導致數(shù)據(jù)的錯位。根據(jù)上文，我們可以通過控制ISERDESE2的Bitslip模塊進行幀同步。在位對齊后的clkd，clkdiv驅動下，利用ISERDESE2對fcop進行1:6串并轉換，每間隔一段時間對ISERDESE2進行Bitslip操作，當?shù)玫降臄?shù)據(jù)等于6'b111000，則代表對fcop的幀同步完成。同時對fcon進行同樣的操作，當?shù)玫降臄?shù)據(jù)等于6'b000111，則代表對fcon的幀同步完成，此時代表幀同步完成。

當幀同步完成后，用于解串的clkd，clkdiv與幀時鐘fcop，fcon，信號數(shù)據(jù)doutp、doutn已經恢復了原始的相位關系，可以開始對信號數(shù)據(jù)進行串并轉換了。與幀同步模塊相似，在clkd，clkdiv驅動下，利用2個ISERDESE2分別對doutp，doutn進行1:6的串并轉換，對得到的奇數(shù)，偶數(shù)位的bit數(shù)據(jù)進行一定的組合得到最后的12 bit的并行數(shù)據(jù)。

圖3 解串器的設計框圖

3 接收波束形成算法

超聲回波信號具有較高的頻率，如果對其直接進行延時疊加，那么就需要ADC有較高的采樣率，而高的采樣率就需要FPGA有較大的存儲容量，以及較高的接收延遲精度，會加大硬件設計的難度。由于回波信號的包絡中已經包括了目標信號的幅度和相位信息［4］，而且包絡信號相比于陣元中心頻率屬于慢變信號，對ADC的采樣率，F(xiàn)PGA的存儲容量以及系統(tǒng)的延時精度要求不高，所以可以采用正交包絡檢波的聲束形成算法［5］。

算法框圖如圖4，NCO為數(shù)字壓控振蕩器，產生正交的正弦，余弦波形，可以使用FPGA的DDS IP核完成，對信號進行混頻，把高頻信號搬移到基帶。LPF是低通濾波器，Delay Calculate模塊計算各個通道的延時。信號延時補償疊加后，對I路，Q路信號平方求和，再開方取包絡，開方是利用FPGA的Cordic IP核完成的。

4 USB2.0接口通信

回波信號通過正交包絡檢波算法得到接收波束的數(shù)據(jù)，再通過USB2.0傳輸給電腦成像。本系統(tǒng)采用了FDTI公司的USB2.0芯片F(xiàn)T2232H，該芯片集成了USB2.0的處理協(xié)議［6］，使用時不需要另外編寫USB固件程序，降低了開發(fā)的難度。該芯片支持多種工業(yè)標準接口，本系統(tǒng)選擇FT2232H的同步245FIFO模式，通過實際測試，上行下行鏈路都可以達到20MB/s以上，可以滿足系統(tǒng)的數(shù)據(jù)通信帶寬要求。

圖4 正交包絡檢波算法框圖

5 結束語

提出了一種采用模塊化設計的超聲相控陣檢測系統(tǒng)的設計方案，利用底板上的插槽，可以擴展系統(tǒng)的發(fā)射接收模塊。利用FPGA的豐富資源和高速處理能力，完成了發(fā)射波束形成，以及基于正交包絡檢波算法的接收波束形成。另外，USB2.0接口的應用保證了超聲圖像的實時顯示，以及系統(tǒng)參數(shù)的配置。

［1］汪仁鈞.淺談超聲無損檢測的應用 ［J］.化學工程與裝備，2010（4）:122-123.

［2］李明，周軼男，李霞.基于Spartan-6的16路高速串行傳輸?shù)脑O計與實現(xiàn)［J］.電子技術，2011，3（3）:83-86.

［3］張小軍，廖風強，王錄濤，等.多通道高速串行LVDS信號解串器設計［J］.電子測量技術，2013（4）:63-67.

［4］劉建，徐大專.基于AD9273的超聲相控陣檢測系統(tǒng)設計［J］.無損檢測，2012，34（2）:45-48.

［5］沈祥華.相控陣超聲成像關鍵技術的FPGA設計與實現(xiàn)［D］.南京：南京航空航天大學，2012.

［6］王計元，王立勝，黃昶.新的FT2232C型USB UART/FIFO電路的特征及應用［J］.電子設計工程，2005（8）:44-46.

Design and implementation of ultrasonic phased array inspection system

WU Zhen，XU Da-zhuan，SHENG Liu-kai
（College of Electronic and Information Engineering，Nanjing University of Aeronautics and Astronautics，Nanjing 210016，China）

Based on the purpose of ultrasonic imaging，using a modular design and highly integrated chips AD9273 and HV7350，hardware design of64-channelultrasonic phased array detection system is completed；Using the SelectIO resourcesof Artix-7，the system completes the series-to-parallel of 300M，DDR，serial LVDS data from AD9273.With the help of logical resources of FPGA，digital envelope detection algorithm is used to complete the receiver beam forming，which improves detection resolution of the system.Through USB2.0 interface，system configuration and data transmission can be done and the system can achieve the imaging rate of50 frames/s，which ensures the real-time imaging of the system.

ultrasonic phased array；system development；ISERDES；FPGA

TN79+1

A

1674－6236（2016）20-0106-04

2015-10-27 稿件編號：201510193

吳 朕（1989—），男，江蘇常州人，碩士。研究方向：通信與信息系統(tǒng)、硬件設計。