低功耗Sigma-Delta調(diào)制器的建模與設(shè)計(jì)

孔夢華，卜　剛，吳振淇

(南京航空航天大學(xué) 電子信息工程學(xué)院，江蘇 南京 211106)

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低功耗Sigma-Delta調(diào)制器的建模與設(shè)計(jì)

孔夢華，卜剛，吳振淇

(南京航空航天大學(xué) 電子信息工程學(xué)院，江蘇 南京 211106)

針對(duì)Sigma-DeltaADC在實(shí)現(xiàn)高精度的同時(shí)如何降低系統(tǒng)功耗這一問題，通過進(jìn)行建模分析，得出滿足精度需求的最低性能指標(biāo)。并對(duì)二階Sigma-Delta調(diào)制器的非理想因素進(jìn)行數(shù)學(xué)建模分析，在滿足ADC精度的同時(shí)對(duì)ADC組成模塊的最低性能指標(biāo)進(jìn)行分配，利用SDtoolbox進(jìn)行仿真驗(yàn)證?；贑SMC0.5μmCMOS工藝，在5V電源電壓下，對(duì)調(diào)制器進(jìn)行了電路級(jí)設(shè)計(jì)。結(jié)果顯示在模塊最低性能時(shí)，調(diào)制器輸出信號(hào)的帶內(nèi)信噪比為83.5dB，總功耗為1.8mW。

SigmaDelta調(diào)制器；建模分析；低功耗設(shè)計(jì)

近年來，隨著手機(jī)、可穿戴類設(shè)備等電子類產(chǎn)品性能的增強(qiáng)和市場的擴(kuò)大，有力推動(dòng)了芯片業(yè)的發(fā)展。作為芯片基礎(chǔ)的超大規(guī)模集成電路(VLSI)工藝也在不斷改進(jìn)，晶體管尺寸日益縮小以滿足強(qiáng)勁的性能和功耗的減小。芯片對(duì)數(shù)字信號(hào)處理能力不斷加強(qiáng)，使模擬信號(hào)的數(shù)字化處理程度越來越高[1-2]。數(shù)字信號(hào)處理技術(shù)不斷增強(qiáng)的同時(shí)，如何將模擬信號(hào)高速準(zhǔn)確地傳到數(shù)字芯片內(nèi)部進(jìn)行處理，并降低系統(tǒng)的功耗以增加電子設(shè)備續(xù)航時(shí)間，這些均是急需解決的問題。作為連接模擬信號(hào)和數(shù)字信號(hào)之間的橋梁，數(shù)模轉(zhuǎn)換器(ADC)的轉(zhuǎn)換速度、精度、功耗，對(duì)整個(gè)系統(tǒng)性能的提高和功耗的降低至關(guān)重要[3]。本文對(duì)調(diào)制器功耗進(jìn)行了充分的優(yōu)化，在實(shí)現(xiàn)ADC高精度的前提下，盡量降低了調(diào)制器的功耗。

1　Sigma-Delta調(diào)制器基本原理

Sigma-Delta調(diào)制器主要通過過采樣和噪聲整形兩種技術(shù)來提高ADC的精度[4]。模數(shù)轉(zhuǎn)換器的過采樣技術(shù)通過增加采樣時(shí)鐘頻率來實(shí)現(xiàn)。對(duì)信號(hào)的采樣快慢通過過采樣率(OSR)來進(jìn)行描述

(1)

其中，fs為ADC時(shí)鐘采樣頻率；fN為奈奎斯特采樣頻率；fb為信號(hào)頻率。

過采樣可減小量化后信號(hào)的帶內(nèi)噪聲。對(duì)進(jìn)行過采樣后的信號(hào)進(jìn)行量化，量化噪聲的功率譜密度仍然分布在[-fs/2,+fs/2]之間，因此分布在信號(hào)帶內(nèi)的量化噪聲功率只是其中一小部分。二階一位量化的Sigma-Delta調(diào)制器基本原理框圖如圖1所示[5]。

圖1　二階Sigma-Delta調(diào)制器Z域等效模型

其中，X(z)為輸入信號(hào)；E(z)為疊加的量化噪聲；Y(z)為輸出信號(hào)；H(z)=z-1/(1-z-1)為積分器的理想傳輸函數(shù)。若有增益因子g1=0.5，g2=2，則輸入輸出的關(guān)系為

Y(z)=z-2X(z)+(1-z-1)2E(z)

(2)

二階Sigma-Delta調(diào)制器對(duì)信號(hào)的傳輸函數(shù)只是有兩個(gè)時(shí)鐘的延時(shí)，而對(duì)量化噪聲則在頻帶內(nèi)進(jìn)行了壓縮，從而達(dá)到了噪聲整形的效果。

2　調(diào)制器的非理想?yún)?shù)數(shù)學(xué)建模分析

2.1積分器有限增益

由于運(yùn)放增益A雖然有限，但是A?1，因此忽略傳輸函數(shù)H(z)的增益誤差，可得到傳輸函數(shù)H(z)為

(3)

其中，g為積分器的增益。對(duì)照積分器的理想傳輸函數(shù)H(z)=z-1/(1-z-1)，可發(fā)現(xiàn)積分器的極點(diǎn)由1變成1-g/A，這會(huì)使整個(gè)Sigma-Delta調(diào)制器的傳輸函數(shù)發(fā)生變化。

為分析方便，令積分器的增益g=1，u=1/A，此時(shí)帶內(nèi)量化噪聲為

(4)

2.2運(yùn)放的有線帶寬和壓擺率

積分器的積分時(shí)間常數(shù)τ=1/(2π·GBW)，GBW是運(yùn)放的單位增益帶寬。由于運(yùn)放的有限單位增益帶寬，積分時(shí)間常數(shù)并不是無窮小，導(dǎo)致電荷轉(zhuǎn)移不完全[6]。因此，積分器輸出和輸入之間滿足的實(shí)際關(guān)系為

Vout(nT-T+t)=Vout(nT-T)+

α·gVm(nT-T)(1-e-t/τ)

(5)

其中，α為運(yùn)放有限增益導(dǎo)致的積分泄露因子；g為積分器的增益因子。若ADC的采樣時(shí)鐘周期為T，則一個(gè)周期內(nèi)T/2用來采樣保持，另外T/2用來進(jìn)行積分。由于積分時(shí)間的有限性，導(dǎo)致存在e-T/2τ的積分建立誤差。

ε為兩個(gè)積分器的建立誤差之和，即e-T/2τ1+e-T/2τ2。對(duì)于總建立誤差為ε的二階Sigma-Delta調(diào)制器，其帶內(nèi)噪聲為

(6)

為充分保證積分建立過程不受運(yùn)放壓擺率的限制，使運(yùn)放的壓擺率滿足

(7)

2.3積分電容失配

積分器的增益系數(shù)是由采樣電容和反饋積分電容的比值來獲取的，若電容的大小尺寸有誤差，就會(huì)造成積分增益的偏差[7]。假設(shè)實(shí)際積分器的增益因子g*與正常理論值g的關(guān)系為：g*=g(1±δ)，δ為失配誤差。可得到包含了電容失配和量化誤差的信號(hào)帶內(nèi)噪聲為

(8)

2.4時(shí)鐘抖動(dòng)

因采樣抖動(dòng)造成的誤差是隨機(jī)不確定的，因此可假設(shè)不確定因子δ是一個(gè)滿足標(biāo)準(zhǔn)偏差為σ的高斯隨機(jī)過程，此時(shí)采樣誤差的功率會(huì)均勻分布在[-fs/2,+fs/2]之間，其功率譜密度為[8]

(9)

由于Sigma-Delta調(diào)制器過采樣的運(yùn)用，信號(hào)帶內(nèi)的抖動(dòng)噪聲為

(10)

2.5采樣積分和運(yùn)放的熱噪聲

開關(guān)電容在采樣和積分過程中均會(huì)產(chǎn)生熱噪聲。將開關(guān)電容在采樣和積分時(shí)產(chǎn)生的熱噪聲，以及運(yùn)放產(chǎn)生的熱噪聲全部等效到輸入采樣電容上，可得到總的噪聲功率為[7]

(11)

其中，x=2Ron·gm1；Cs為采樣電容；Ron為采樣開關(guān)導(dǎo)通電阻；gm1為輸入差分對(duì)的跨導(dǎo)。由于所有的噪聲源產(chǎn)生采樣白噪聲，因此認(rèn)為熱噪聲功率譜密度可由總噪聲功率除以fs/2得到。對(duì)熱噪聲功率譜從0～fs/(2OSR)進(jìn)行積分可得到總的輸出帶內(nèi)熱噪聲為[4]

(12)

2.6Simulink系統(tǒng)仿真

通過上述分析，在系統(tǒng)采樣時(shí)鐘頻率為2.5MHz下，輸入幅度為0.5V，頻率為10kHz的正弦波時(shí)，若期望輸出信號(hào)的有效位數(shù)為14bit，即帶內(nèi)信噪比約為86dB，通過上述建模分析可確定系統(tǒng)的各項(xiàng)非理想?yún)?shù)如表1所示。

表1　調(diào)制非理想?yún)?shù)

在Simulink下的調(diào)制器模型中，添加上述非理想?yún)?shù)，進(jìn)行行為級(jí)仿真[9]，如圖2所示。將仿真結(jié)果進(jìn)行FFT頻域分析，可得到輸出信號(hào)的頻譜圖。如圖3所示，信號(hào)帶內(nèi)信噪比為85.2dB，有效位數(shù)為13.9bit，與設(shè)計(jì)目標(biāo)較為接近。由此可驗(yàn)證非理想?yún)?shù)建模分析的準(zhǔn)確性。

圖2　Simulink下包含非理想因素的Sigma-Delta調(diào)制器模型

圖3　Sigma-Delta調(diào)制器Simulink仿真的輸出信號(hào)頻譜

3　Cadence下電路級(jí)設(shè)計(jì)與仿真

本設(shè)計(jì)的調(diào)制器電路圖如圖4所示[10]。調(diào)制器采用開關(guān)電容進(jìn)行采樣和反饋積分。clk與non_clk構(gòu)成兩相不重疊時(shí)鐘[11]。在采樣相位時(shí)， 為0，在積分相位時(shí) 為1。Vout為輸出電平，高電平時(shí)為5V對(duì)應(yīng)數(shù)字1，低電平時(shí)則為0。在采樣相位時(shí)，clk閉合，non_clk斷開，對(duì)信號(hào)進(jìn)行采樣，同時(shí)鎖存比較器進(jìn)行比較。在積分相位時(shí)，clk斷開，non_clk閉合，進(jìn)行環(huán)路反饋積分。通過Spectre仿真，顯示整個(gè)調(diào)制器的靜態(tài)功耗為1.8mW。

圖4　二階一位量化Sigma-Delta調(diào)制器電路圖

圖5　電路級(jí)調(diào)制器輸出信號(hào)頻譜

從圖5可知，輸出信號(hào)的帶內(nèi)信噪比為83.5dB，有效位數(shù)為13.6bit，與理論設(shè)計(jì)目標(biāo)接近。

4　結(jié)束語

本文通過對(duì)二階一位量化Sigma-Delta調(diào)制器詳細(xì)的非理想?yún)?shù)分析，在給定精度目標(biāo)和輸入信號(hào)相關(guān)參數(shù)時(shí)，可計(jì)算出調(diào)制器組成模塊的最低性能要求，在此基礎(chǔ)上搭建了Simulink行為級(jí)仿真模型，并加入計(jì)算出的非理想?yún)?shù)進(jìn)行仿真。仿真結(jié)果的精度與理

論分析極為接近，驗(yàn)證了非理想?yún)?shù)理論分析的正確性。最后，在Cadence中進(jìn)行整體的電路級(jí)設(shè)計(jì)與仿真。由于電路級(jí)的非線性等不利因素的影響，其輸出信號(hào)的有效位數(shù)略小于理論目標(biāo)，但仍有較高的準(zhǔn)確性。通過仿真結(jié)果分析證明了本方法流程具有較高的準(zhǔn)確性。

[1]易婷.高性能ΣΔ模數(shù)轉(zhuǎn)換器設(shè)計(jì)[D].上海:復(fù)旦大學(xué),2002.

[2]吳笑峰.高精度Sigma-DeltaADC的研究與設(shè)計(jì)[D].西安:西安電子科技大學(xué),2009.

[3]王哲飛.高精度Sigma-Delta調(diào)制器設(shè)計(jì)[D].哈爾濱:哈爾濱理工大學(xué),2015.

[4]SchreierR,TemesG,C.Delta-sigmadataconverters[M].北京:科學(xué)出版社,2007.

[5]劉忠超.應(yīng)用于UHFRFID接收機(jī)中Sigma-DeltaADC的研究與設(shè)計(jì)[D].南京:南京郵電大學(xué),2014.

[6]CandyJ,TemesG.Thedesignofsigma-deltamodulationanalog-to-digitalconverters[J].IEEEJournalofSolid-StateCircuits,1988,23(6):1298-1308.

[7]RDRio.CMOS-Schaltungen,CMOScascadesigma-deltamodulatorsforsensorsandtelecom[M].北京:科學(xué)出版社,2007.

[8]FrancoMaloberti.Dataconverters[M].西安:西安交通大學(xué)出版社,2010.

[9]BrigatiS,FrancesconiF,MalcovatiP,etal.Modelingsigma-deltamodulatornon-idealitiesinSimulink(R)[C].SF,CA:Proceedingsofthe1999IEEEInternationalSymposiumonCircuitsandSystem, 1999.

[10] 何樂年,王憶.模擬集成電路設(shè)計(jì)與仿真[M].北京:科學(xué)出版社,2008.

[11]JanMRabaey,AnanthaChandrakasan,BorivojeNikolie.數(shù)字集成電路:電路、系統(tǒng)與設(shè)計(jì)[M].2版.周潤德,譯.北京:電子工業(yè)出版社,2010.

Modeling and Design of the Low-power Sigma-Delta Modulator

KONGMenghua,BUGang,WUZhenqi

(SchoolofElectronicInformationEngineering,NanjingUniversityofAeronautics&Astronautics,Nanjing210016,China)

Theanalog-to-digitalconverter(ADC)isthenecessaryinterfaceforanalogsignaltodigitalsignalconversion.Theminimumperformanceindexofthesigma-deltaADCwhilemeetingtheprecisiondemandareobtainedbymodelinginordertoreducethepowerconsumptionofthesystemwhilemaintaininghighprecision.Themathematicalmodelinganalysisofthenon-idealfactorsofasecond-orderSigma-Deltamodulatorisperformed,andthedistributionofminimumperformanceindicatorsoftheADCmoduleissimulatedwithSDtoolbox.Basedon0.5μmCMOSCSMCprocessandunderthe5Vpowersupplyvoltage,thispaperpresentsthemodulatorcircuitdesign.Theresultsshowthatthein-bandsignal-to-noiseratiois83.5dB,andtotalpowerconsumptionis1.8mWatminimumperformanceofthemodulator.

sigma-deltamodulator;modelinganalysis;low-powerdesign

2015-12-11

江蘇省自然科學(xué)基金資助項(xiàng)目(BK2012792)

孔夢華(1988-),男，碩士研究生。研究方向：集成電路設(shè)計(jì)。吳振淇(1991-),男，碩士研究生。研究方向：集成電路設(shè)計(jì)。

10.16180/j.cnki.issn1007-7820.2016.09.037

TN761

A

1007-7820(2016)09-136-04