小型化硅微諧振式加速度計(jì)的實(shí)現(xiàn)與性能測(cè)試

趙　健，施　芹，夏國(guó)明，裘安萍，吳志強(qiáng)，蘇　巖

(南京理工大學(xué) MEMS慣性技術(shù)研究中心，南京 210094)

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小型化硅微諧振式加速度計(jì)的實(shí)現(xiàn)與性能測(cè)試

趙健，施芹，夏國(guó)明，裘安萍，吳志強(qiáng)，蘇巖*

(南京理工大學(xué) MEMS慣性技術(shù)研究中心，南京 210094)

設(shè)計(jì)了一款由微機(jī)電系統(tǒng)和專用集成電路構(gòu)成的小型化硅微諧振式加速度計(jì)。該加速度計(jì)采用80 μm厚SOI工藝加工微機(jī)電系統(tǒng)(MEMS)結(jié)構(gòu)，采取真空封裝技術(shù)降低結(jié)構(gòu)噪聲。首先，采用振蕩信號(hào)作為自動(dòng)增益控制電路中斬波器的控制信號(hào)，降低了閃變?cè)肼暻也粫?huì)引入額外的功耗。其次，使用線性區(qū)工作的乘法器取代傳統(tǒng)的吉爾伯特單元，通過大幅降低系統(tǒng)總體供電電壓來(lái)降低功耗。最后，采用復(fù)位計(jì)數(shù)器進(jìn)行頻率數(shù)字轉(zhuǎn)換，在所關(guān)心的帶寬內(nèi)抑制量化噪聲。實(shí)驗(yàn)顯示：該加速度計(jì)在達(dá)到±30g線性量程的前提下，實(shí)現(xiàn)了2.5 μg/√Hz的分辨率和1 μg的零偏不穩(wěn)定度。此外，為了減小電路自身發(fā)熱引起的溫度漂移，該樣機(jī)的功耗被控制在3.5 mW以內(nèi)，系統(tǒng)集成后的尺寸約為45 mm×30 mm×20 mm。基于所述技術(shù)，系統(tǒng)在體積、功耗和性能方面均有較大的提升。

硅微諧振式加速度計(jì)；專用集成電路；SOI工藝；真空封裝；小型化；低功耗

*Correspondingauthor,E-mail:suyan@mail.njust.edu.cn

1　引　言

硅微諧振式加速度計(jì)是以微機(jī)械加工工藝為基礎(chǔ)的MEMS慣性器件，作為MEMS傳感器，相比傳統(tǒng)加速度計(jì)具有可靠性高、體積小、重量輕等優(yōu)點(diǎn)。同時(shí)，與其他類型的MEMS加速度計(jì)相比，具有線性好，標(biāo)度因數(shù)穩(wěn)定性高、輸出信號(hào)準(zhǔn)數(shù)字化等優(yōu)點(diǎn)，已成為高性能MEMS加速度計(jì)研究中極具前景的方法之一[1]。然而，目前對(duì)于中高精度導(dǎo)航應(yīng)用領(lǐng)域，硅微諧振式加速度計(jì)性能與傳統(tǒng)的機(jī)械伺服加速度計(jì)和石英振梁加速度計(jì)[2]相比還存在一定差距，在保證足夠線性量程的前提下，主要表現(xiàn)在分辨率和零偏不穩(wěn)定度等指標(biāo)上，因此許多科研機(jī)構(gòu)都致力于提高該關(guān)鍵性能[3]。新加坡國(guó)立大學(xué)于2008年研制的MEMS-ASIC硅微諧振式加速度計(jì)在僅僅消耗23 mW功率下，實(shí)現(xiàn)了20 μg/√Hz的分辨率，和4 μg的零偏不穩(wěn)定度[4]。2015年加州大學(xué)歐文分校的研究人員提出了一種基于靜電負(fù)剛度調(diào)諧的硅微諧振式加速度計(jì)，實(shí)現(xiàn)了10 μg/√Hz的分辨率與6 μg的零偏不穩(wěn)定度，并且針對(duì)如何抑制非對(duì)稱性帶來(lái)的溫度漂移進(jìn)行了研究[3]。國(guó)內(nèi)科研院所如東南大學(xué)、清華大學(xué)、北京航天控制儀器研究所等也在致力于該方向的研究，并在性能上取得了較大進(jìn)步，短時(shí)(1 h)零偏不穩(wěn)定度普遍低于30 μg[5-7]。但其主要基于商用分立器件實(shí)現(xiàn)硅微諧振式加速度計(jì)樣機(jī)，難以針對(duì)需求定制測(cè)控電路，因此難以在性能、功耗和體積上有更進(jìn)一步的突破。

本文介紹了一個(gè)硅微諧振式加速度計(jì)原理樣機(jī)及性能測(cè)試，該樣機(jī)基于真空封裝的MEMS芯片以及專用集成電路芯片，采用一系列技術(shù)后使得最終系統(tǒng)能在體積、功耗和性能方面都有較大提升，同時(shí)樣機(jī)也包含頻率讀出模塊，可以在片上實(shí)現(xiàn)模數(shù)轉(zhuǎn)換，具有較高的集成度。

2　硅微諧振式加速度計(jì)

2.1MEMS結(jié)構(gòu)

硅微諧振式加速度計(jì)結(jié)構(gòu)原理如圖1所示。由1個(gè)質(zhì)量塊和2個(gè)杠桿-諧振器模塊組成。當(dāng)外界沒有加速度輸入時(shí)，諧振器在振蕩電路的激勵(lì)下，振動(dòng)在其固有頻率f0上。當(dāng)外界加速度a作用在y軸上時(shí)，杠桿會(huì)將質(zhì)量塊感受的慣性力進(jìn)行放大，并且差分地施加在左右2個(gè)諧振器上，使它們的頻率向相反方向變化[8]：

(1)

其中:Kg為諧振梁幾何參數(shù)決定的常數(shù)，對(duì)于單個(gè)諧振器，這種輸入輸出關(guān)系存在較大的非線性，難以保證較大的量程。而通過檢測(cè)兩個(gè)諧振器的固有頻率之差，可以很大程度上抑制非線性誤差，實(shí)現(xiàn)大量程范圍內(nèi)較高線性度。同時(shí)，這種全差分的檢測(cè)方式可以很大程度上抑制輸出信號(hào)受溫度的影響的共模誤差。

圖1　硅微諧振式加速度計(jì)示意圖Fig.1　Schematic of silicon resonant accelerometer

在諧振器微振梁設(shè)計(jì)方面，傳統(tǒng)分離的振梁設(shè)計(jì)存在相向運(yùn)動(dòng)模態(tài)和同向運(yùn)動(dòng)易發(fā)生干擾難以分離的缺點(diǎn)，因此將圖1所示的諧振器兩根振梁在其中間進(jìn)行連接，消除了相向振動(dòng)模態(tài)，僅保留同相振動(dòng)模態(tài)。不僅解決了上述問題，也便于與抗干擾能力更強(qiáng)的全差分專用集成接口電路對(duì)接。同時(shí)相比于傳統(tǒng)的振梁，該設(shè)計(jì)還能夠使驅(qū)動(dòng)以及檢測(cè)極板之間僅用單基準(zhǔn)電壓偏置，在實(shí)現(xiàn)相同偏置增益的情況下，偏置電壓相比相向模態(tài)的設(shè)計(jì)降低了50%，在部分場(chǎng)合下能夠降低系統(tǒng)功耗。

2.2工藝與封裝

圖2所示為硅微諧振式加速度計(jì)晶片側(cè)剖面，該MEMS結(jié)構(gòu)采用80 μm厚體硅SOI工藝加工制成。實(shí)現(xiàn)了較大的檢測(cè)質(zhì)量，可降低機(jī)械熱噪聲對(duì)系統(tǒng)的影響。同時(shí)采用晶圓級(jí)真空封裝技術(shù)，降低了腔體內(nèi)的氣體阻尼，幫助諧振器實(shí)現(xiàn)較高的品質(zhì)因數(shù)，從而降低結(jié)構(gòu)的機(jī)械熱噪聲。相比于傳統(tǒng)的器件級(jí)真空封裝，晶圓級(jí)真空封裝體積更小，成本更低，更有利于MEMS傳感器實(shí)現(xiàn)小型化[9]。

圖2　SOI工藝與真空封裝橫截面示意圖Fig.2　Cross-section diagram of vacuum package and SOI process in SRA

圖3　體硅SOI工藝流程圖Fig.3　Flow diagram of SOI bulk silicon process

SOI工藝流程如圖3所示[10]，首先利用干法刻蝕技術(shù)在SOI 圓片的頂層硅上形成敏感結(jié)構(gòu)，腐蝕埋層二氧化硅實(shí)現(xiàn)敏感結(jié)構(gòu)的釋放。然后在蓋板硅片表面生長(zhǎng)厚氧化層實(shí)現(xiàn)蓋板與敏感結(jié)構(gòu)的電隔離，在氧化層上腐蝕出腔體后通過蒸發(fā)、電鍍等在蓋板表面形成金屬引線布線并實(shí)現(xiàn)金硅鍵合的密封環(huán)，利用濕法腐蝕技術(shù)在蓋板上形成通孔。最后采用金-硅鍵合技術(shù)將蓋板與底層SOI圓片鍵合，最終實(shí)現(xiàn)敏感結(jié)構(gòu)的圓片級(jí)真空封裝。

最后，對(duì)于溫度效應(yīng)，殘余應(yīng)力導(dǎo)致的溫度漂移往往遠(yuǎn)大于楊氏模量隨溫度變化對(duì)系統(tǒng)輸出的影響。因此在加工中，采取了一些措施來(lái)釋放部分工藝產(chǎn)生的殘余應(yīng)力[11]，從而降低最終加速度計(jì)的溫度效應(yīng)。加工并完成封裝后單個(gè)諧振器的溫度系數(shù)被控制在5 Hz/℃以下，等效于200 ppm/℃。

3　專用集成讀出電路設(shè)計(jì)

硅微諧振式加速度計(jì)的讀出電路設(shè)計(jì)與其結(jié)構(gòu)設(shè)計(jì)共同決定加速度計(jì)的輸出白噪聲水平。讀出電路還決定系統(tǒng)的零偏不穩(wěn)定度和功耗，因此需要在降低噪聲與降低功耗方面對(duì)其進(jìn)行有針對(duì)性的設(shè)計(jì)。圖4所示為硅微諧振式加速度計(jì)與其讀出電路的系統(tǒng)框圖。在其讀出電路中，主要由振蕩維持電路和頻率讀出電路組成。

圖4　硅微諧振式加速度計(jì)及其讀出電路原理框圖Fig.4　Block diagram of overall system of proposed SRA

3.1振蕩電路系統(tǒng)

該加速度計(jì)的測(cè)控系統(tǒng)是由一個(gè)MEMS諧振器和接口電路組成的振蕩器。MEMS諧振器的微小振動(dòng)由接口電容轉(zhuǎn)換成微弱電流并由低噪聲跨阻放大器拾取，轉(zhuǎn)化為電壓輸出。同時(shí)，系統(tǒng)的自動(dòng)增益控制(AAC)電路能夠根據(jù)諧振器振動(dòng)幅度調(diào)節(jié)激振信號(hào)大小，保證諧振器振動(dòng)位移幅度的穩(wěn)定。此外，為了降低AAC電路產(chǎn)生的閃變?cè)肼?，進(jìn)一步提高諧振器振動(dòng)的穩(wěn)定性，從而降低其通過A-S效應(yīng)對(duì)振動(dòng)頻率穩(wěn)定性的影響[12]，在AAC電路中加入了斬波調(diào)理電路來(lái)抑制閃變?cè)肼?。該斬波器所需的周期控制信?hào)由前端放大器輸出的正弦諧振信號(hào)通過比較器產(chǎn)生，無(wú)需外接晶振，極大地降低了振蕩電路功耗。[4]

3.2關(guān)鍵模擬集成電路設(shè)計(jì)

圖5所示為振蕩電路中各主要模塊的電路原理圖。其中圖5(a)為低噪聲的帶通形式跨阻放大器。由第一級(jí)運(yùn)放組成的積分器和第二級(jí)運(yùn)放組成的微分器組成，保證諧振頻率附近信號(hào)通過的同時(shí)，盡可能抑制帶外干擾信號(hào)和噪聲。積分器的輸入共模電壓由MOS管構(gòu)成的偽電阻Rb進(jìn)行偏置，節(jié)省了芯片面積。這種結(jié)構(gòu)可以同時(shí)產(chǎn)生正比于諧振器振動(dòng)位移和速度的電壓信號(hào)，方便進(jìn)行自動(dòng)幅度控制。其輸入電流到輸出電壓之間的傳遞函數(shù)為:

(2)

雖然接口電容Cp不在該式中，不會(huì)影響接口電路功能，但它會(huì)傳遞第一級(jí)運(yùn)放的輸入等效電壓噪聲，因此在實(shí)際使用中，需要使其盡可能降低。根據(jù)式(2)，在諧振器工作頻段附近，放大器的跨阻增益為(C2/C1)Rf，相比于傳統(tǒng)的跨阻放大器，這種形式可以使用較小的阻值來(lái)實(shí)現(xiàn)較大的等效跨阻增益，從而緩解放大器帶寬、噪聲、功耗之間的相互制約。適用于諧振式加速度計(jì)的敏感信號(hào)檢測(cè)。最終，該放大器在滿足基本設(shè)計(jì)指標(biāo)的同時(shí)，僅僅產(chǎn)生7fA/√Hz的噪聲，并且僅消耗600 μW功率[13]。

(a)前端放大器(a) Front-end TIA

(b)自動(dòng)增益控制電路　　(c)可變?cè)鲆娣糯笃?b) AAC circuit　　　　　(c) VGA圖5　關(guān)鍵的模擬電路原理圖Fig.5　Schematics of key analog circuits

圖5(b)所示為自動(dòng)增益控制電路，由幅度檢測(cè)器、減法器和環(huán)路濾波器等組成。其中幅度檢測(cè)器通過雙輸入的源跟隨器來(lái)實(shí)現(xiàn)，其在輸入幅度較大時(shí)接近絕對(duì)值運(yùn)算特性，在輸入幅度較小時(shí)接近平方運(yùn)算的特性，從而實(shí)現(xiàn)幅度提取。減法器由一對(duì)跨導(dǎo)將檢測(cè)到的幅值和參考電壓轉(zhuǎn)換為電流后在電流域相減，得到幅度控制的誤差。同時(shí)環(huán)路濾波器采用鎖相環(huán)中的被動(dòng)二型二階濾波器實(shí)現(xiàn)，該濾波器中的積分器不僅可以消除控幅的穩(wěn)態(tài)誤差，而且可以濾除濾波器之后，MEMS結(jié)構(gòu)之前的噪聲源所引起的幅度抖動(dòng)。同時(shí)，為了能夠消除減法器引入系統(tǒng)的閃變?cè)肼?，采用斬波技術(shù)，將低頻的幅度信號(hào)和參考信號(hào)調(diào)制到高頻，通過減法器后再解調(diào)，可以避免信號(hào)受到減法器中的閃變?cè)肼暤奈廴?，最終能夠降低傳感器的輸出零偏不穩(wěn)定度。

圖5(c)所示為可變?cè)鲆娣糯笃鳎撃K將幅度增益控制電路所產(chǎn)生的控制信號(hào)作用到振蕩環(huán)路中，使其實(shí)現(xiàn)穩(wěn)幅振蕩。在傳統(tǒng)的電路中，該環(huán)節(jié)多采用基于吉爾伯特單元的乘法器實(shí)現(xiàn)，需要較高的電源電壓，消耗較大的功耗，是系統(tǒng)功耗的瓶頸之一。因此，采用了一種MOS管在線性區(qū)工作的可變?cè)鲆娣糯笃鹘Y(jié)構(gòu)，使其供電電壓可以降低到1.5 V，并且仍然保證了較高的線性度和較低的噪聲，從而降低了系統(tǒng)整體的供電電壓和功耗。[14]

3.3測(cè)頻電路

頻率讀出電路在FPGA中實(shí)現(xiàn)，采用復(fù)位計(jì)數(shù)器的原理，如圖6所示。由計(jì)數(shù)器，采樣延時(shí)環(huán)節(jié)和減法器組成。其中，計(jì)數(shù)器由高頻基準(zhǔn)時(shí)鐘驅(qū)動(dòng)自由循環(huán)計(jì)數(shù)。采樣延時(shí)環(huán)節(jié)由2個(gè)串聯(lián)的D觸發(fā)器組成，并且由圖4中比較器輸出的振蕩信號(hào)觸發(fā)，每當(dāng)上升沿到來(lái)時(shí)，第一個(gè)D觸發(fā)器將當(dāng)前時(shí)刻的保持值傳遞給下一個(gè)觸發(fā)器，之后采樣計(jì)數(shù)器的輸出。通過前后D觸發(fā)器的減法運(yùn)算，就可以得到在模擬信號(hào)兩個(gè)上升沿之間，計(jì)數(shù)器輸出值之差，從而間接得到比較器輸出振蕩信號(hào)的頻率[15-16]。

圖6　復(fù)位計(jì)數(shù)器工作原理圖[16]Fig.6　Operational principle of reset counter

圖7　測(cè)頻電路輸出量化噪聲功率譜Fig.7　Power spectrum density of quantization noise in the output of frequency measurement circuit

同時(shí)，由于在振蕩信號(hào)采樣的上升沿會(huì)落在基準(zhǔn)時(shí)鐘2個(gè)上升沿之間，因此D觸發(fā)器每一次對(duì)計(jì)數(shù)器采樣都會(huì)產(chǎn)生一個(gè)周期量化誤差，等價(jià)于相位量化誤差。該隨機(jī)相位誤差會(huì)在求頻率的過程中經(jīng)過差分運(yùn)算，從而其低頻部分會(huì)被抑制,因此這種頻率讀出電路可以在低頻段實(shí)現(xiàn)較低的量化噪聲，適合作為諧振式加速度計(jì)的模數(shù)轉(zhuǎn)換。圖7所示為該讀出電路在實(shí)際測(cè)量理想信號(hào)發(fā)生器時(shí)的輸出功率譜，當(dāng)計(jì)數(shù)器時(shí)鐘設(shè)置為12 MHz時(shí)，量化噪聲經(jīng)過一階微分整形，量化噪聲從高頻到低頻以20 dB/dec的速度衰減，在低頻端的等效加速度分辨率低于1 μg/√Hz，低于模擬電路所產(chǎn)生的噪聲，滿足設(shè)計(jì)需求。

4　實(shí)驗(yàn)與測(cè)試

在MEMS與ASIC芯片設(shè)計(jì)與實(shí)現(xiàn)的基礎(chǔ)上，制作了小型化的PCB和外殼，實(shí)現(xiàn)了完整的加速度計(jì)樣機(jī)，如圖8所示。MEMS芯片和ASIC芯片布置在小型化PCB正中，以提高從有源電路芯片到無(wú)源MEMS芯片之間傳熱路徑的對(duì)稱性，從而減小樣機(jī)在啟動(dòng)過程中的溫度漂移。

(a)MEMS傳感器顯微照片　(b)ASIC顯微照片(a)MEMS Sensor　　　　(b)ASIC Chip

(C)小型化樣機(jī)照片(c)Assembled prototype圖8　主要的芯片照片與小型化樣機(jī)照片F(xiàn)ig.8　Micrographics of (a) MEMS sensor, (b) ASIC readout circuit and (c) the photo of assembled prototype

為了驗(yàn)證所設(shè)計(jì)小型化樣機(jī)的性能，首先對(duì)其進(jìn)行量程與非線性測(cè)試。圖9所示為樣機(jī)在離心實(shí)驗(yàn)條件下的輸出響應(yīng)。實(shí)驗(yàn)結(jié)果表明，該樣機(jī)能夠在±30g的滿量程內(nèi)實(shí)現(xiàn)小于100 ppm的非線性度。之后，將諧振器固定在地基上，對(duì)其進(jìn)行靜態(tài)零偏穩(wěn)定性測(cè)試。共進(jìn)行了3組實(shí)驗(yàn)，時(shí)長(zhǎng)為1 h，實(shí)驗(yàn)結(jié)果如圖10所示。樣機(jī)的在1Hz采樣率的條件下，1σ零偏穩(wěn)定性達(dá)到10 μg，同時(shí)其峰峰值小于30 μg，在開機(jī)的前20 min內(nèi)收到傳感器自身發(fā)熱的影響，之后主要受到漂移和噪聲的影響。同時(shí)為了得到其噪聲性能，計(jì)算了輸出信號(hào)的ALLAN方差，結(jié)果表明，該傳感器可以實(shí)現(xiàn)約為1 μg的零偏不穩(wěn)定度和2.5 μg/√Hz的分辨率，接近部分石英振梁加速度計(jì)的性能[17]。

最后樣機(jī)整體尺寸為45 mm×30 mm×20 mm，同時(shí)僅僅工作在1.5 V的單電源供電條件下(MEMS偏置電壓為5～10 V，不消耗功耗)，消耗3.5 mW的功耗(不包括FPGA)。表1總結(jié)了小型化樣機(jī)的主要性能參數(shù)。

表1　SRA主要性能指標(biāo)

圖9　離心實(shí)驗(yàn)響應(yīng)及線性擬合殘差Fig.9　Response of centrifugal test and the residual error after linear fitting

Sequential number圖10　零偏穩(wěn)定性與標(biāo)度因數(shù)重復(fù)性測(cè)試Fig.10　Measurement results of (A) bias stability and (B) repeatability of scale factor

5　結(jié)　論

本文介紹了小型化硅微諧振式加速度計(jì)，主要由在80 μm厚度SOI工藝下制成的MEMS芯片和標(biāo)準(zhǔn)0.35 μm工藝制成的ASIC芯片組成。通過合理設(shè)計(jì)加速度計(jì)結(jié)構(gòu)，以及在電路設(shè)計(jì)中采取了多項(xiàng)降低噪聲和功耗的技術(shù)，最終樣機(jī)在±30g量程下，實(shí)現(xiàn)了1 μg的零偏不穩(wěn)定度和2.5 μg/√Hz的分辨率。并且僅僅消耗3.5 mW功耗。為硅微諧振式加速度計(jì)在中等精度導(dǎo)航應(yīng)用打下了基礎(chǔ)。

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趙健(1989-)，男，陜西漢中人，博士研究生，2011年于南京理工大學(xué)獲得學(xué)士學(xué)位，主要從事MEMS傳感器讀出電路的研究。E-mail: elfevil007@126.com

導(dǎo)師簡(jiǎn)介:

蘇巖(1967-)，男，江蘇蘇州人，教授，博士生導(dǎo)師，1996年、2001年于東南大學(xué)分別獲得碩士、博士學(xué)位，主要從事MEMS傳感技術(shù)研究。E-mail：suyan@mail.njust.edu.cn

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Implementation and measurement of a miniaturized silicon resonant accelerometer

ZHAO Jian, SHI Qin, XIA Guo-ming, QIU An-ping, WU Zhi-qiang, SU Yan*

(MEMSInertialTechnologyResearchCenter,NanjingUniversityofSci. &Tech.,Nanjing210094,China)

A miniaturized Silicon Resonant Accelerometer(SRA) consisting of a MEMS (Micro-electro-mechanical System) and an ASIC(Application Specific Integrated Circuit) readout circuit is designed. The MEMS sensor is fabricated by an 80 μm thick SOI process and the noise in the ASIC is reduced by a series of vacuum packaging technologies. Firstly, a vibration signal is used as the control signal of a chopper in automatic gain control circuit to reduce the flicker noise and extra power consumption. Then, a multiplier in the linear area multiplier is used to replace the traditional Gilbert unit to reduce power consumption by sharply reducing system power supply voltage. Finally, a reset counter is taken in digital frequency conversion to inhibit quantization noise in the concerned bandwidth. The experiments show that the proposed SRA achieves sub-μg bias instability and 2.5 μg/√Hz velocity random walk within ±30gfull scale. Moreover, to reduce the temperature drifting due to self heating, the power consumption of the SRA has been carefully limited under 3.5 mW. After integration, the entire prototype occupies a space of 45 mm×30 mm×20 mm. It is characterized by high performance, low power and good miniaturization.

Silicon Resonant Accelerometer(SRA); Application Specified Integrated Circuit (ASIC); SOI process；vacuum packaging； miniaturization; low power

2016-02-10；

2016-03-15.

國(guó)家自然科學(xué)基金資助項(xiàng)目(No.61301214)

1004-924X(2016)08-1927-07

TH824.4

A

10.3788/OPE.20162408.1927