基于IDDQ測(cè)試的VLSI門內(nèi)電阻式橋接故障仿真

許愛強(qiáng)，唐小峰，2，牛雙誠，楊智勇，3

（1.海軍航空工程學(xué)院科研部，煙臺(tái) 264001；2.中國人民解放軍92514部隊(duì)，煙臺(tái) 264007；3.中國人民解放軍91370部隊(duì)，福州 350015）

基于IDDQ測(cè)試的VLSI門內(nèi)電阻式橋接故障仿真

許愛強(qiáng)1，唐小峰1，2，牛雙誠1，楊智勇1，3

（1.海軍航空工程學(xué)院科研部，煙臺(tái) 264001；2.中國人民解放軍92514部隊(duì)，煙臺(tái) 264007；3.中國人民解放軍91370部隊(duì)，福州 350015）

為真實(shí)模擬集成電路中的橋接故障并評(píng)價(jià)測(cè)試集質(zhì)量，提出一種基于靜態(tài)電源電流（IDDQ）測(cè)試的邏輯電路門內(nèi)電阻式橋接故障仿真算法.首先，針對(duì)該故障類型，提出一種覆蓋率評(píng)價(jià)標(biāo)準(zhǔn)；其次，利用電路級(jí)故障注入與仿真方法構(gòu)造基本邏輯門單元的故障字典；最后，通過在邏輯電路功能仿真中查詢故障信息實(shí)現(xiàn)門級(jí)的故障仿真.仿真實(shí)驗(yàn)表明：相比于傳統(tǒng)方法，所提方法能更好地反映測(cè)試集對(duì)真實(shí)橋接故障的覆蓋效果，并具備良好的仿真效能.

超大規(guī)模集成電路（VLSI）測(cè)試；電阻式橋接故障；靜態(tài)電源電流（IDDQ）測(cè)試；故障仿真；故障覆蓋率

應(yīng)用真實(shí)的故障模型來評(píng)價(jià)超大規(guī)模集成電路（very large scale integration，VLSI）測(cè)試集質(zhì)量一直以來都是VLSI測(cè)試領(lǐng)域的重要研究目標(biāo).橋接故障（bridging fault，BF）是VLSI中最常見的故障之一，尤其是隨著電路集成密度的不斷增加，其重要性越發(fā)凸顯.許多相關(guān)研究假定橋接阻值為0 Ω［1］或者為某一固定值［2］.然而，理論上實(shí)際橋接阻值可能分布于0到無窮大的動(dòng)態(tài)區(qū)間上，是一個(gè)隨機(jī)變量.這給VLSI的測(cè)試帶來了新的挑戰(zhàn).針對(duì)這一問題，電阻式橋接故障（resistive bridging fault，RBF）在近年來得到廣泛研究［3-5］.按RBF發(fā)生位置的不同，可以將其分為門間（inter-gate）RBF和門內(nèi)（intra-gate）RBF兩類.許多研究關(guān)注門間RBF，鮮有對(duì)門內(nèi)RBF的研究報(bào)道.然而，考慮到：1）門內(nèi)RBF是一種局部故障模型，橋接故障點(diǎn)之間距離相近，在實(shí)際電路中發(fā)生的可能性較高；2）由于被測(cè)電路（circuit under test，CUT）的最終布局實(shí)現(xiàn)往往難以獲得，門間RBF通常需要考慮所有的連線組合，其計(jì)算復(fù)雜度為O（m2），其中m為CUT中連線的數(shù)量［6］，而門內(nèi)RBF的計(jì)算復(fù)雜度要小得多，為O（n），其中n為CUT中邏輯門的數(shù)量；3）門內(nèi)RBF可達(dá)邏輯門電路中的內(nèi)部節(jié)點(diǎn)（internal nodes）［6］，而門間RBF則不能.因此，研究VLSI的門內(nèi)RBF具有現(xiàn)實(shí)意義.目前，研究VLSI橋接故障的方法主要有電壓測(cè)試法（邏輯測(cè)試）和供電電流測(cè)試法2 類.前者需將故障的影響傳播到CUT的原始輸出端；而后者需在CUT中設(shè)置額外的電流監(jiān)控器.有研究表明，靜態(tài)電源電流（IDDQ）測(cè)試對(duì)橋接故障的覆蓋效果通常要好于邏輯測(cè)試［7］.因此，本文基于IDDQ測(cè)試研究VLSI中的門內(nèi)RBF仿真問題.

1　門內(nèi)RBF及其覆蓋率模型

這里研究門內(nèi)RBF（以下簡稱RBF）的目的是考察這類故障如何在單個(gè)邏輯門的局部范圍內(nèi)對(duì)整個(gè)被測(cè)電路（circuit under test，CUT）的IDDQ特征產(chǎn)生影響.在兩點(diǎn)間橋接假設(shè)下，一個(gè)RBF可被定義為f=〈n1，n2，R〉，其中n1和n2是被短接的電路節(jié)點(diǎn)，它們既可以是外部連線也可以是內(nèi)部節(jié)點(diǎn)；R為橋接阻值隨機(jī)變量.特別地，當(dāng)R=0時(shí)，即為理想橋接故障；當(dāng)R=C（C為固定常數(shù)）時(shí)，則為固定阻值橋接故障.

以圖1（a）所示的兩輸入CMOS與非門為例，一個(gè)RBF：f=〈LA，LC，RB〉發(fā)生在連線LA和內(nèi)部節(jié)點(diǎn)NC之間，橋接阻值R=RB.假設(shè)給定測(cè)試激勵(lì)t= “11”（LA=‘1'，LB=‘1'），正常狀態(tài)下PMOS管M1和M2截止，NMOS管M3和M4導(dǎo)通.由于晶體管截止電阻通常很大，以至于IDDQ值非常?。ā躰A數(shù)量級(jí)）.然而，由于橋接故障f的影響，輸入線LA上的電平被拉低，這可能致使以其作為輸入控制端的晶體管M2和M3工作于非穩(wěn)定的可變電阻區(qū).圖1（b）顯示了該與非門電路在f存在時(shí)的一個(gè)等效電路，其中RUP是前級(jí)驅(qū)動(dòng)門的上拉網(wǎng)絡(luò)等效電阻；RON是晶體管的導(dǎo)通電阻；而晶體管的截止電阻則被忽略.這樣，電路中就形成了導(dǎo)通VDD和地的通路，使得IDDQ急劇增大，以至達(dá)到可檢測(cè)的水平.根據(jù)電路方程不難得到

圖2中所示為對(duì)該與非門電路的橋接阻值執(zhí)行參數(shù)掃描分析得到的關(guān)系曲線IDDQ（r）.可見，IDDQ與橋接阻值r成反比關(guān)系.值得注意的是，對(duì)不同的RBF，上述IDDQ的表達(dá)式也不相同，并由于晶體管的阻值非線性且與橋接阻值耦合，難以用解析的方法求解RBF存在時(shí)的IDDQ.因此，本文采用電路仿真的方案解決該問題.

假設(shè)IDDQ監(jiān)控器的檢測(cè)門限為ITH，其對(duì)應(yīng)的臨界橋接阻值為RTH，如圖2所示，則當(dāng)≥ITH時(shí)，監(jiān)控器將產(chǎn)生告警，表明故障被檢測(cè)到.因此，對(duì)任意一個(gè)電阻式橋接故障f，忽略系統(tǒng)噪聲和測(cè)量誤差的影響，它被檢測(cè)到的概率為

式中η（r）為橋接阻值分布的概率密度函數(shù).覆蓋率FCf，t表示在當(dāng)前測(cè)試激勵(lì)t下，以ITH為門限，通過測(cè)量IDDQ覆蓋f全部阻值區(qū)間的概率.進(jìn)一步，對(duì)于測(cè)試集T=｛t1，t2，…，tn｝，其對(duì)故障f的覆蓋率定義為

式（4）表示如果測(cè)試集中有多個(gè)測(cè)試覆蓋f，則選取覆蓋率最大的一個(gè)代表整體的故障檢測(cè)能力.

最后，定義測(cè)試集 T對(duì) RBF故障集 F=｛f1，f2，…，fm｝的覆蓋率為

式中m為CUT中RBF的數(shù)量.

2　RBF仿真算法

RBF仿真算法包括2個(gè)階段：電路級(jí)仿真和門級(jí)仿真.電路級(jí)仿真的任務(wù)是基于RBF模型為基本邏輯門生成故障字典；門級(jí)仿真則是通過在功能仿真過程中引入字典中記錄的故障信息實(shí)現(xiàn)對(duì)測(cè)試集故障覆蓋率的評(píng)估.

2.1電路級(jí)仿真

電路級(jí)仿真的自動(dòng)實(shí)現(xiàn)流程如圖3所示.給定目標(biāo)門電路的描述，首先將其解析為一種易于實(shí)現(xiàn)RBF注入的內(nèi)部模型［8］，隨后故障注入模塊根據(jù)給定的橋接節(jié)點(diǎn)和阻值生成原電路的故障版本.仿真器調(diào)用PSpice仿真程序?qū)⒐收想娐分糜诓煌臏y(cè)試輸入組合下進(jìn)行仿真，得到電路的IDDQ測(cè)量值.分析器將 IDDQ與 ITH進(jìn)行比較，若剛好滿足 IDDQ= ITH，則令RTH=R，否則調(diào)整R的值并繼續(xù)搜索RTH.最后，將得到的RTH保存在故障字典中.

后來真相大白，鐲子是被怡紅院的墜兒偷了去。但那句“本來又窮”已經(jīng)把人赤裸裸地定在了道德的恥辱柱上，動(dòng)彈不得、翻身不得。

電路級(jí)仿真的關(guān)鍵步驟是搜索RTH，考慮到阻值搜索空間無上界（下界為0），這里采用動(dòng)態(tài)邊界折半搜索算法查找臨界阻值RTH，算法流程如下.

算法1 動(dòng)態(tài)邊界折半搜索算法

2）令R=RINI（初始值RINI＞0），RL=RH=0，執(zhí)行一次RBF仿真.若|-ITH|≤ε，0＜ε?1，終止算法并返回RTH=R，否則繼續(xù).

值得注意的是，在構(gòu)建故障字典時(shí)，應(yīng)首先仿真一次無故障電路，獲取當(dāng)前橋接節(jié)點(diǎn)n1和n2上的電壓值，只有當(dāng)兩節(jié)點(diǎn)電壓值不等時(shí)才有必要啟動(dòng)故障仿真.

2.2門級(jí)仿真

門級(jí)RBF仿真的實(shí)現(xiàn)過程如圖4所示，其輸入為CUT的門級(jí)網(wǎng)表描述，經(jīng)過解析后轉(zhuǎn)換為一種內(nèi)部表示（包含構(gòu)成CUT的邏輯門列表及其連接關(guān)系等信息）.仿真器利用測(cè)試生成器輸出隨機(jī)測(cè)試序列，同時(shí)結(jié)合故障字典中記錄的故障信息，執(zhí)行CUT的功能仿真和故障仿真.最后按式（5）計(jì)算測(cè)試集T對(duì)RBF故障集F的覆蓋率.

門級(jí)的故障仿真以正常的邏輯電路功能仿真為基礎(chǔ).為此，首先實(shí)現(xiàn)了一種事件驅(qū)動(dòng)的組合邏輯電路功能仿真算法.其主要思想是以CUT中信號(hào)值的變化為事件，當(dāng)一個(gè)門的輸入信號(hào)上有事件發(fā)生時(shí)便調(diào)度這個(gè)門，并利用其輸出信號(hào)的變化產(chǎn)生新的事件，以驅(qū)動(dòng)后續(xù)仿真的運(yùn)行，直到CUT中不再產(chǎn)生新的事件為止.每步仿真時(shí)刻被劃分為若干無限小的δ-周期，每個(gè)δ-周期處理當(dāng)前的事件并調(diào)度相應(yīng)的門，并為下一個(gè)δ-周期產(chǎn)生事件.這樣就能有效模擬實(shí)際邏輯電路中的器件并發(fā)行為［9］.具體實(shí)現(xiàn)見算法2.

算法2 邏輯電路功能仿真

1）根據(jù)當(dāng)前CUT原始輸入端上的測(cè)試序列t，生成初始事件并賦給事件集E.令即將被調(diào)度執(zhí)行的門的集合P=?.

2）若E=?，則終止當(dāng)步仿真，否則根據(jù)E確定P中的元素.設(shè)e∈E，且與e關(guān)聯(lián)的信號(hào)為s，則將以s為輸入信號(hào)的門作為P元素的候選，再從中選擇輸入級(jí)數(shù)最小的門添加至P中.連線的輸入級(jí)數(shù)算法參見文獻(xiàn)［10］，越靠近原始輸入端的連線輸入級(jí)數(shù)越小，而門的輸入級(jí)數(shù)則等于其輸出連線的輸入級(jí)數(shù).

3）令E=?，調(diào)度執(zhí)行P中所有的門，并將由于其輸出信號(hào)改變而產(chǎn)生的新事件添加至事件集E，轉(zhuǎn)到步驟2）.

與基于邏輯測(cè)試的故障仿真算法不同，基于IDDQ測(cè)試的算法無需向CUT中實(shí)際注入邏輯故障，而只需仿真一次無故障情形，然后基于連線上的邏輯值查詢故障字典得到RTH，再通過式（3）（4）確定測(cè)試集對(duì)當(dāng)前故障的覆蓋率.最終的測(cè)試集對(duì)由所有RBF構(gòu)成的故障集的覆蓋率由式（5）算得.

3　仿真實(shí)驗(yàn)及結(jié)果分析

首先為若干CMOS基本邏輯門構(gòu)建了故障字典，包括反相器，緩存器，兩輸入與門、或門、與非門、或非門和異或門.表1中為給定ITH=100 μA時(shí)兩輸入與非門（如圖1（a）所示）的故障字典實(shí)例.其中第1列為該門電路中所有可能的14個(gè)RBF；第2～5列為某一RBF分別在不同測(cè)試下對(duì)應(yīng)的臨界阻值RTH.晶體管仿真計(jì)算模型來自Cadence公司OrCAD 16.3設(shè)計(jì)軟件中提供的器件模型庫，NMOS 和PMOS管分別使用其默認(rèn)的MBreakN和MBreakP模型.

表1　兩輸入CMOS與非門的故障字典Table 1 Fault dictionary of CMOS nand-2 gate kΩ

注意到覆蓋率與RTH成正比，因此要獲得最大的故障覆蓋率，測(cè)試集應(yīng)使邏輯門的輸入對(duì)應(yīng)故障字典中的最大臨界阻值.例如，對(duì)于節(jié)點(diǎn)對(duì)〈LZ，LA〉，測(cè)試“00”的覆蓋率高于其他測(cè)試的覆蓋率，因此，應(yīng)盡量使與非門的輸入端出現(xiàn)“00”以使得〈LZ，LA〉上的RBF能夠獲得最大的覆蓋率.然而，若要得到關(guān)于表1中所有RBF的最大覆蓋率，顯然要求測(cè)試集能夠遍歷該與非門的所有輸入組合.若測(cè)試生成技術(shù)難以滿足上述要求，則應(yīng)首先滿足平均臨界阻值最大的輸入測(cè)試.如表1中的“01”，其平均覆蓋率好于其他測(cè)試.

由于實(shí)際電路中的橋接阻值R是分布于（0，+∞）上的隨機(jī)變量，因此，一種比較合理的假設(shè)是R服從對(duì)數(shù)正態(tài)分布

式中：σ＞0；μ為實(shí)數(shù).在這一假設(shè)下式（3）可簡化為

實(shí)際應(yīng)用中，應(yīng)根據(jù)歷史故障信息或經(jīng)驗(yàn)對(duì)橋接阻值的分布參數(shù)進(jìn)行估計(jì).而作為仿真實(shí)驗(yàn)，這里取μ=9，σ=1，由此可得橋接阻值的期望值為exp（μ+σ2/2）=13.36 kΩ.

表2給出了針對(duì)ISCAS'85組合邏輯基準(zhǔn)電路開展RBF仿真實(shí)驗(yàn)的結(jié)果.其中，第1列為CUT的名稱；第2列為CUT的規(guī)模，即包含的基本邏輯門數(shù)量；第3列為CUT中所有被仿真RBF的數(shù)量；第4列為假定R=0 Ω時(shí)，所有可能被IDDQ測(cè)試檢測(cè)到的RBF的數(shù)量；第5列為基于傳統(tǒng)BF覆蓋率計(jì)算方法得到的覆蓋率［6］，BF-FC的值等于第4列數(shù)據(jù)與第3列的比；第6列為假設(shè)橋接阻值取對(duì)數(shù)正態(tài)分布并根據(jù)本文所提方法計(jì)算得到的RBF覆蓋率.故障仿真實(shí)驗(yàn)中，c17的測(cè)試集規(guī)模為V=32（已窮舉其所有輸入組合），其余基準(zhǔn)電路采用隨機(jī)生成的測(cè)試序列，測(cè)試集規(guī)模均為V=105（詳見表3）.

表2　組合基準(zhǔn)電路RBF仿真結(jié)果（ITH=100 μA）Table 2 RBF simulation results of the benchmarks （ITH=100 μA）

由表2可見，相比于傳統(tǒng)的基于IDDQ的理想BF測(cè)試，相同測(cè)試集對(duì)RBF的覆蓋率明顯偏小.這說明傳統(tǒng)方法存在覆蓋率虛高的情況，而基于此生成的測(cè)試集將難以保證CUT中的真實(shí)橋接故障被有效地檢測(cè)到，繼而影響最終產(chǎn)品的可靠性.

表3中所列數(shù)據(jù)為將本文所提方法的仿真效能與文獻(xiàn)［3］相比較所得結(jié)果.其中，第1列為CUT名稱；第2～5列為文獻(xiàn)［3］中的數(shù)據(jù)；第6～9列為本文所得數(shù)據(jù).符號(hào)V、B、K分別表示測(cè)試用例數(shù)量、被仿真的RBF數(shù)量和仿真時(shí)間消耗.K/（BV）是歸一化的仿真效能衡量指標(biāo)，其值越小效能越高.文獻(xiàn)［3］的仿真實(shí)驗(yàn)環(huán)境為Linux操作系統(tǒng)、2.8 GHz AMD Opteron CPU及16 GB RAM.本文中仿真實(shí)驗(yàn)的硬件配置為Windows 7操作系統(tǒng)、3.4 GHz Intel Core CPU和4 GB RAM，算法實(shí)現(xiàn)的軟件環(huán)境為Visual Studio 2010 C#4.0.通過比較可見，本文所提算法效能與文獻(xiàn)［3］總體相當(dāng)，兩者效能指標(biāo)相對(duì)起伏的主要原因是目標(biāo)故障類型不同：文獻(xiàn)［3］中主要研究門間RBF，而本文針對(duì)門內(nèi)RBF，因此在故障仿真算法上存在差異.另外值得注意的是，由于門間RBF需考慮全局節(jié)點(diǎn)的各種組合，其故障規(guī)模成幾何級(jí)數(shù)增長，故對(duì)于較復(fù)雜電路，文獻(xiàn)［3］中將故障數(shù)量限定為104（如表3中第3列的3～10行所示），而本文所研究的門內(nèi)RBF規(guī)模與CUT中邏輯門數(shù)量成線性遞增關(guān)系，因此通常情況下能夠遍歷所有故障.

表3　故障仿真效能比較Table 3 Comparison with previous work

由式（3）可知，影響最終覆蓋率指標(biāo)的因素有2個(gè)：橋接阻值分布η（r）和臨界阻值RTH.圖5所示為滿足對(duì)數(shù)正態(tài)分布（μ=9）的橋接阻值在不同的均方差σ下，故障覆蓋率的變化情況，其中目標(biāo)電路為c432基準(zhǔn)電路.可見，隨著σ的增加覆蓋率逐漸降低.這是由于σ越小概率密度曲線收縮得越緊，通過積分求得的FCf，t就越大（假設(shè)RTH足夠大），最終求得的平均覆蓋率也就越高.然而，無論橋接阻值分布如何，RBF覆蓋率都不會(huì)超過傳統(tǒng)的BF.這再次說明，傳統(tǒng)方法過于理想化，結(jié)果偏樂觀.

圖6所示為覆蓋率在不同的ITH設(shè)定下的變化趨勢(shì)（目標(biāo)CUT仍為c432）.顯然，ITH越?。≧TH越大）覆蓋率越高.并且基于RBF的覆蓋率隨著ITH的變小逐漸趨于理想值BF-FC.然而，實(shí)際應(yīng)用中并非ITH越小越好.首先，要綜合考慮高精度電流測(cè)量的實(shí)現(xiàn)難度和成本；其次，電流門限過小將使系統(tǒng)抗噪能力下降，造成虛警率增高，適得其反.本文所提方法為集成電路IDDQ測(cè)試方案中ITH的選取提供了參考.就本次仿真實(shí)驗(yàn)所采用的CMOS工藝、橋接阻值分布和目標(biāo)電路c432而言，取ITH=50 μA即可獲得較好的故障覆蓋效果.

4　結(jié)論

1）在面向故障的集成電路測(cè)試中測(cè)試覆蓋率受橋接阻值分布影響明顯，傳統(tǒng)的方法假設(shè)橋接阻值趨于零，得到的結(jié)果過于樂觀.

2）IDDQ測(cè)試中門限電流的設(shè)定十分關(guān)鍵，需綜合權(quán)衡虛警、成本和故障覆蓋率等要素，本文所提方法可為解決此問題提供一種參考.

3）采用層次化的電路級(jí)和門級(jí)2級(jí)故障仿真算法，可顯著提高仿真效能，增強(qiáng)了處理大規(guī)模的故障樣本的能力，有助于提升測(cè)試集的質(zhì)量.此外，門級(jí)的故障仿真結(jié)果又可作為更高電路設(shè)計(jì)抽象層次（如寄存器傳輸級(jí)等）故障仿真的基礎(chǔ)，從而進(jìn)一步擴(kuò)展方法的應(yīng)用前景.

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（責(zé)任編輯 呂小紅）

Simulation of Intra-gate Resistive Bridging Faults in VLSI Based on IDDQ Testing

XU Aiqiang1，TANG Xiaofeng1，2，NIU Shuangcheng1，YANG Zhiyong1，3
（1.Department of Scientific Research，Naval Aeronautical and Astronautical University，Yantai 264001，China；2.Unit 92514 of the PLA，Yantai 264007，China；3.Unit 91370 of the PLA，F(xiàn)uzhou 350015，China）

To realistically simulate the bridging faults in VLSI and to evaluate the quality of the test set，an intra-gate non-zero resistance bridging fault simulation algorithm based on IDDQ testing was proposed. First，a fault coverage criteria was proposed for this type of fault.Second，the fault dictionary for every type of the primitive logic gate cells was constructed by using the circuit-level fault injection and simulation method.Lastly，the gate-level fault simulation was accomplished by querying the fault dictionary when performing the functional simulation of the target logic circuit.Experimental results show that，comparing with the traditional approach，the proposed method in this paper can better reflect the fault covering ability of the test set against the realistic bridging faults and the simulation is efficient.

VLSI testing；resistive bridging fault；IDDQ testing；fault simulation； fault coverage

TP 391

A

0254-0037（2016）01-0128-06

10.11936/bjutxb2015040078

2015-04-25

“泰山學(xué)者”建設(shè)工程專項(xiàng)經(jīng)費(fèi)資助項(xiàng)目；中國博士后科學(xué)基金資助項(xiàng)目（2013M542535）

許愛強(qiáng)（1963—），男，教授，主要從事電子信息系統(tǒng)測(cè)試與診斷技術(shù)方面的研究，E-mail：vivorimage@126.com