基于FPGA的全數(shù)字鎖相環(huán)電機(jī)調(diào)速系統(tǒng)設(shè)計(jì)

陳　歡

（無錫科技職業(yè)學(xué)院，214112）

基于FPGA的全數(shù)字鎖相環(huán)電機(jī)調(diào)速系統(tǒng)設(shè)計(jì)

陳歡

（無錫科技職業(yè)學(xué)院，214112）

數(shù)字鎖相環(huán)具有抗干擾能力強(qiáng)、鎖相效果好等優(yōu)點(diǎn)。而電機(jī)鎖相控制系統(tǒng)調(diào)速精度高，易于用程序?qū)崿F(xiàn)。本文介紹了一種基于FPGA的數(shù)字鎖相環(huán)，用于電機(jī)調(diào)速系統(tǒng)的設(shè)計(jì)。

鎖相環(huán)；FPGA；鑒相器；濾波器

0　引言

“鎖相”概念的出現(xiàn)源自于對同步問題的研究，由荷蘭科學(xué)家C. Huygens提出。法國科學(xué)家DeBellescize在1932年發(fā)表了對鎖相環(huán)路的數(shù)學(xué)建模，并提出了同步檢波理論，鎖相技術(shù)的理論才得以初步發(fā)展和確立。模擬鎖相環(huán)和后來出現(xiàn)的模數(shù)混合鎖相環(huán)均存在固有缺陷，對噪聲敏感，造成電路的抗干擾性能較差，影響電路設(shè)計(jì)的品質(zhì)。隨著數(shù)字電路技術(shù)的發(fā)展，數(shù)字鎖相環(huán)不僅解決了模擬鎖相環(huán)存在的器件飽和、零點(diǎn)漂移以及易受環(huán)境和電源的溫度變換影響等缺點(diǎn)，還具備實(shí)時處理離散數(shù)據(jù)的能力。全數(shù)字化鎖相環(huán)必將是未來發(fā)展的趨勢。電動機(jī)鎖相控制系統(tǒng)具有調(diào)速精度高、給定信號精度高和易于程序?qū)崿F(xiàn)和計(jì)算機(jī)控制等優(yōu)點(diǎn)。本文在數(shù)字鎖相環(huán)和電機(jī)控制理論的基礎(chǔ)上，對全數(shù)字鎖相環(huán)調(diào)速系統(tǒng)進(jìn)行探究，確定了由FPGA片內(nèi)資源產(chǎn)生PWM參考波，用鑒相器、變模K加減計(jì)數(shù)器實(shí)現(xiàn)環(huán)路濾波器、脈沖加減電路和N分頻電路，以此構(gòu)成數(shù)控振蕩器全數(shù)字鎖相環(huán)。

1　全數(shù)字鎖相環(huán)電機(jī)調(diào)速系統(tǒng)設(shè)計(jì)

1.1概述

全數(shù)字鎖相環(huán)包含四個模塊，鑒相器，K變?？赡嬗?jì)數(shù)器、脈沖加減電路、模N分頻器。K變?？赡嬗?jì)數(shù)器起環(huán)路濾波器的作用，其濾波原理是通過設(shè)置一個門閥值進(jìn)行濾波；脈沖加減電路和模N分頻器相當(dāng)于鎖相環(huán)PLL中的頻率振蕩器。全數(shù)字鎖相環(huán)通過脈沖計(jì)數(shù)器來實(shí)現(xiàn)，從而達(dá)到全數(shù)字的設(shè)計(jì)要求，只有計(jì)數(shù)器的實(shí)現(xiàn)還遠(yuǎn)遠(yuǎn)不夠，還需要同步脈沖控制來實(shí)現(xiàn)。同步控制是全數(shù)字鎖相環(huán)控制系統(tǒng)實(shí)現(xiàn)的關(guān)鍵。整個系統(tǒng)是在系統(tǒng)時鐘的控制下，進(jìn)行計(jì)數(shù)器計(jì)數(shù)的量化，將模擬信號轉(zhuǎn)換成數(shù)字量。

1.2數(shù)字鑒相器

數(shù)字鑒相器用計(jì)數(shù)器實(shí)現(xiàn)，將輸入?yún)⒖夹盘柡头答佇盘柕南辔徊瞌秂=Фin-Фout，經(jīng)鑒相后輸出包含相位誤差信息的波形Se，控制K變?？赡嬗?jì)數(shù)器的計(jì)數(shù)方向。當(dāng)環(huán)路鎖定時，Se的輸出是占空比為50%的方波，即輸出的絕對相差為π/2。

1.3K變?？赡嬗?jì)數(shù)器

K變模可逆計(jì)數(shù)器濾除異或鑒相器輸出Se的相位誤差中的高頻信號分量，促進(jìn)環(huán)路性能穩(wěn)定。Se輸出信號控制K變模計(jì)數(shù)器的加減運(yùn)算。當(dāng)Se為高電平時，計(jì)數(shù)器會執(zhí)行減運(yùn)算，若計(jì)數(shù)器減為零時，就會輸出BORROW信號即脈沖借位脈沖控制信號給脈沖加減電路；當(dāng)Se為低電平時，加計(jì)數(shù)器會相應(yīng)的執(zhí)行加運(yùn)算，若是計(jì)數(shù)的結(jié)果達(dá)到計(jì)數(shù)器預(yù)先設(shè)定的模值，就會輸出進(jìn)位脈沖CARRY信號。

可逆計(jì)數(shù)器的模的大小和數(shù)字鎖相環(huán)的性能有直接關(guān)系，數(shù)字鎖相環(huán)的跟蹤步長由模的大小來決定。模值越小，跟蹤步長會反方向變化越來越大，鎖定時的相位誤差就會越大，但是捕獲時間會變短；模值越大，跟蹤步長越小，相應(yīng)的相位誤差會變小，但信號捕獲時間變長?？赡嬗?jì)數(shù)器的模是2的N次冪，由輸入四位

圖1　全數(shù)字鎖相環(huán)Modelsim仿真圖

二進(jìn)制信號K預(yù)設(shè)，當(dāng)K的取值在0001~1111時，相應(yīng)的模的變化范圍為23~217。

在鎖相環(huán)同步鎖定的狀態(tài)下，鑒相器的輸出沒有超前或滯后脈沖的輸出信息，這意味著K計(jì)數(shù)器正常情況下是沒有輸出的；從而避免噪聲對鎖相環(huán)的誤控作用，增強(qiáng)了系統(tǒng)抗噪能力。K值的適當(dāng)取值對于環(huán)路的穩(wěn)定性能也很重要。K值取得大時，少量噪聲的干擾不會讓計(jì)數(shù)器計(jì)滿，因此也不會產(chǎn)生進(jìn)借位脈沖。但是大的K值會造成捕捉帶變小，加大環(huán)路捕獲時間。反之，K值取得小，雖然可以加快環(huán)路的鎖定，但是K計(jì)數(shù)器會較為頻繁的產(chǎn)生脈沖控制輸出信號，降低環(huán)路對噪聲的抑制能力。

1.4數(shù)控振蕩器

數(shù)控振蕩器由脈沖加減電路和除N計(jì)數(shù)器構(gòu)成，實(shí)現(xiàn)對輸入?yún)⒖夹盘栴l率和相位的跟蹤及調(diào)整。本文的脈沖加減電路通過JK 觸發(fā)器和D 觸發(fā)器的組合來實(shí)現(xiàn)。當(dāng)鎖相環(huán)路進(jìn)入鎖定狀態(tài)時，加減脈沖電路相當(dāng)于二分頻的分頻器，此時鎖相環(huán)電路并不會產(chǎn)生進(jìn)位或者借位的脈沖信號。當(dāng)有進(jìn)位信號時，加減脈沖電路的功能不僅會將信號二分頻，而且會在信號中加入半個時鐘周期脈沖，以期提高輸出信號的頻率，減小與輸入?yún)⒖夹盘柕南嗖睢．?dāng)有借位信號傳入，輸出信號的頻率會降低，即輸出信號中會減去半個時鐘周期的脈沖。脈沖加減控制通過這種方式進(jìn)行相位調(diào)節(jié)，最終實(shí)現(xiàn)閉環(huán)系統(tǒng)的相位鎖定。考慮到實(shí)際電路中的延時，可能會有毛刺信號出現(xiàn)在邏輯輸出信號中， 進(jìn)而導(dǎo)致鎖相環(huán)的誤控或是鎖相環(huán)鎖相出現(xiàn)問題，鑒于毛刺信號可以在時鐘控制下的D觸發(fā)器弱化消除，因此脈沖加減電路用JK 觸發(fā)器和D 觸發(fā)器實(shí)現(xiàn)。

圖1為全數(shù)字鎖相環(huán)Modelsim仿真圖，可以看出經(jīng)過一段時間，相差鎖定在90度。

2　結(jié)論

本文設(shè)計(jì)了一種全數(shù)字鎖相環(huán)，用于電機(jī)速度控制，鎖相效果較好。

［1］ 魏建瑋，高迎雪. 鎖相環(huán)技術(shù)綜述［J］. 科技信息職教與成教，2008，36

［2］ Thomas Olsson.A digitally controlled PLL for So Capplications［J］.IEEE Journal of Solid State Circuits，vol.39，No.5，May 2004.

［3］ Ching-Tsai Pan，F(xiàn)ang，E.A Phase-Locked-Loop-Assisted Internal Model Adjustable Speed Controller for BLDC Motors［J］.IEEE Journals， 2008， Page（s）：3415-3425

［4］ 肖龍，楊佩君，湯恩生. 基于軟件鎖相環(huán)的電機(jī)速度控制系統(tǒng)［J］. 航天返回與遙感，2006，27（3）.

［5］ 黃保瑞，楊世平. 基于 FPGA 的全數(shù)字鎖相環(huán)設(shè)計(jì)［J］. 電子測試-微處理器與可編程控制器，2014.

Digital Phase-locked Loop Motor Speed Control based on FPGA

Chen Huan
（Wuxi Vocational College of Science and Technology，214112）

Digital phase-locked loop has the advantage of anti-interference and well phase-locked. Meanwhile，there is high accuracy in motor phase-locked control system which can be achieved by program. This paper presents an digital phase-locked based on FPGA so as to control the speed of the motor.

Phase-locked Loop；FPGA；Phase Detector；Filter