基于國(guó)產(chǎn)FPGA的數(shù)字下變頻仿真設(shè)計(jì)

張　軍，黃　中，邢光輝，任展鵬

（西安黃河機(jī)電有限公司 設(shè)計(jì)研究所，陜西　西安　710043）

基于國(guó)產(chǎn)FPGA的數(shù)字下變頻仿真設(shè)計(jì)

張軍，黃中，邢光輝，任展鵬

（西安黃河機(jī)電有限公司 設(shè)計(jì)研究所，陜西西安710043）

文章首先講述了數(shù)字下變頻的核心原理，然后利用矩陣實(shí)驗(yàn)室（Matrix Laboratory，MATLAB）對(duì)數(shù)字下變頻理論進(jìn)行了規(guī)范的仿真，闡述了一款仿XILINX公司的國(guó)產(chǎn)FPGA芯片實(shí)現(xiàn)數(shù)字下變頻的設(shè)計(jì)流程，最后利用verilog語(yǔ)言編程實(shí)現(xiàn)數(shù)字下變頻功能，并進(jìn)行了驗(yàn)證。

數(shù)字下變頻；FPGA；數(shù)控振蕩器（NCO）

數(shù)字下變頻（Digital Down Converfer，DDC）在軟件無(wú)線電中起著十分關(guān)鍵的作用，它是前端A/D采樣轉(zhuǎn)換器與后段現(xiàn)場(chǎng)可編程門陣列（Field－Programmable Gate Array，F(xiàn)PGA）/數(shù)字信號(hào)處理（Digital Signal Processing，DSP）處理器之間的橋梁，其性能將直接影響到整個(gè)無(wú)線電系統(tǒng)的質(zhì)量。利用FPGA或DSP來(lái)實(shí)現(xiàn)數(shù)字下變頻的設(shè)計(jì)，對(duì)比可以發(fā)現(xiàn)，由于FPGA靈活度高、開發(fā)周期短、高度的集成性以及在線重構(gòu)等卓越特性，F(xiàn)PGA完成數(shù)字下變頻技術(shù)已經(jīng)被廣泛應(yīng)用。

為了降低基帶信號(hào)吞吐速率的運(yùn)算壓力，制導(dǎo)雷達(dá)系統(tǒng)一般會(huì)將中頻信號(hào)下變頻到基帶信號(hào)，而不是直接處理。本文利用MATLAB軟件和FPGA芯片實(shí)現(xiàn)數(shù)字下變頻功能。

1　帶通信號(hào)采樣理論

設(shè)一個(gè)頻率帶限信號(hào)x（t），其頻帶限制在（fL，fH）內(nèi)，如果其采樣速率fs滿足下式：

fL是信號(hào)下限頻率，fH是信號(hào)上限頻率，fs是采樣速率（本文頻率單位：Hz）。式（1）中，n取滿足fs≥2（fH-fL）的最大正整數(shù)（0，1，2，），則用fs進(jìn)行等間隔采樣所得到的信號(hào)采樣值x（nTS）能準(zhǔn)確地確定原信號(hào)x（t）。式（1）中用帶通信號(hào)的中心頻率f0和頻帶寬度B也可用式（2）表示：

必須指出以上理論的適用范圍：只允許在其中一個(gè)頻帶上存在信號(hào)，而不允許在不同的頻帶上同時(shí)存在多種信號(hào)，否則將會(huì)引起多信號(hào)混疊。

2　DDC結(jié)構(gòu)基本原理和MATLAB仿真

一般的數(shù)字下變頻功能結(jié)構(gòu)如圖1所示，其中包括數(shù)控振蕩器（Numerically Controlled Oscillator，NCO）、混頻器模塊以及抽取和濾波模塊。圖1架構(gòu)中，NCO產(chǎn)生正交的正余弦本振信號(hào)輸入到混頻器，與A/D高速采樣得到的數(shù)字中頻信號(hào)進(jìn)行乘積，完成混頻后的信號(hào)輸入到濾波器以濾除鏡頻分量和其他干擾分量，最后依據(jù)后端速率需求進(jìn)行抽取。收取濾波器可以采用濾波器（Finite Impulse Response，F(xiàn)IR）、半帶（Half Belt，HB）、積分梳狀濾波器（Cascade Integrator Comb，CIC）組合來(lái)實(shí)現(xiàn)。

圖1　DDC結(jié)構(gòu)原理

數(shù)字下變頻MATLAB仿真流程有產(chǎn)生激勵(lì)中頻信號(hào)、數(shù)字正交分解、濾波和抽取等模塊。數(shù)字下變頻就是將感興趣信號(hào)分離和提取出來(lái)，并將采樣速率降到較低速率，送到基帶信號(hào)處理單元。

本仿真案例中頻模擬信號(hào)帶寬5MHz的線性調(diào)頻信號(hào)，中心頻率50 MHz，中采樣頻率40MHz。具體仿真算法是，中頻模擬信號(hào)被管理距離（Administrative Distance，AD）進(jìn)行虛擬高速采樣，數(shù)字化后的中頻信號(hào)與NCO（直接產(chǎn)生數(shù)字余弦信號(hào)和正弦信號(hào)）產(chǎn)生的本振信號(hào)進(jìn)行混頻。混頻后則完成了頻譜搬移功能，由于鏡頻分量干擾，通過(guò)低通濾波和抽取得到I（n）和Q（n）基帶信號(hào)。中頻信號(hào)如圖2所示，濾波后基帶信號(hào)如圖3所示。圖3驗(yàn)證了通過(guò)MATLAB仿真將其搬移到基帶的正確性。

圖2　量化后的中頻信號(hào)

圖3　濾波后基帶I，Q信號(hào)

3　數(shù)字下變頻設(shè)計(jì)與FPGA實(shí)現(xiàn)

本設(shè)計(jì)選用國(guó)產(chǎn)某芯片（PintoPin仿Xilinx公司QPro Virtex_II XQR2V3000芯片）進(jìn)行開發(fā)，結(jié)合MATLAB預(yù)先對(duì)濾波器指標(biāo)進(jìn)行仿真，然后再Xilinx公司的集成開發(fā)環(huán)境ISE 10.1中進(jìn)行verilog語(yǔ)言編程，并結(jié)合Mentor子公司Model Tech出品的Modelsim進(jìn)行仿真和驗(yàn)證。

本案例中頻模擬信號(hào)帶寬5MHz，根據(jù)DDC原理可知，混頻系數(shù)根據(jù)實(shí)際情況，中采樣頻率（fs）、中心頻率（f0）依據(jù)以下公式計(jì)算得出：根據(jù)本設(shè)計(jì)接收機(jī)的信號(hào)參數(shù)，中頻頻率為50MHz，采樣頻率為40MHz，即：

對(duì)原始信號(hào)才乘50Mhz的純凈信號(hào)cos（50MHz）、sin （50MHz）信號(hào)，I路混頻系數(shù)：

Q路混頻系數(shù)：

由混頻系數(shù)可知，Q路的奇數(shù)部分都為0，只余下偶數(shù)部分，I 路的偶數(shù)部分都為0，只余下奇數(shù)部分，這時(shí)可以將抽取提前，相當(dāng)于將輸入數(shù)據(jù)的偶數(shù)部分送給 Q 路，將輸入數(shù)據(jù)的奇數(shù)部分送給I路，原來(lái)Q路的低通濾波器只剩下偶數(shù)部分，I路的低通濾波器只剩下奇數(shù)部分。鑒于上述分析，在FPGA實(shí)現(xiàn)正交分解時(shí)可以不使用直接數(shù)字式頻率合成器（Direct Digital Synthesizer，DDS）專用IP核，我們先2倍抽取，再利用乘法器1，-1，循環(huán)項(xiàng)乘，以便節(jié)約大量硬件資源。正交分解之后通過(guò)半帶濾波器，最后依據(jù)后端數(shù)字信號(hào)處理單元需求進(jìn)行數(shù)據(jù)抽取操作。依據(jù)上述分析，基于FPGA的數(shù)字下變頻流程圖如圖4所示。

圖4　基于FPGA的數(shù)字下變頻流程

混頻后的零中頻信號(hào)帶寬為5M，設(shè)計(jì)半帶HB濾波器系數(shù)并將其量化成18位，利用ISE套件的IPCORE把生成好的系數(shù)存入coe文件中。FIR濾波器系數(shù)理論上越高越好，但考慮到性價(jià)比，綜合FPGA資源有限，設(shè)計(jì)采用121階FIR。本案例利用verilog語(yǔ)言設(shè)計(jì)FPGA程序，首先產(chǎn)生激勵(lì)中頻信號(hào)（由MATLAB產(chǎn)生），如圖5 din圖形所示。經(jīng)過(guò)FIFO奇偶抽取和乘法器循環(huán)處理，如圖5 odd_out_buff和even_out_ buff圖形所示，實(shí)現(xiàn)了正交分解功能。IQ兩路數(shù)據(jù)再經(jīng)過(guò)半帶濾波器，濾除鏡像分量保留基帶信號(hào)，如圖5 idata和qdata圖形所示，經(jīng)過(guò)與MATLAB數(shù)據(jù)結(jié)果對(duì)比，標(biāo)明FPGA程序產(chǎn)生了正確的基帶信號(hào)數(shù)據(jù)。由于后端數(shù)字信號(hào)處理單元數(shù)據(jù)速率的需求，對(duì)基帶信號(hào)進(jìn)行兩倍抽取。

最后在國(guó)產(chǎn)FPGA上驗(yàn)證了結(jié)果，利用安捷倫的8267D信號(hào)源，產(chǎn)生了一個(gè)帶寬5MHz的中頻（50MHz）信號(hào)輸入給AD芯片，AD將采樣信號(hào)直接送給FPGA進(jìn)行數(shù)字下變頻處理，產(chǎn)生了I、Q正交兩路5MHz的基帶信號(hào)。

圖5　基于FPGA的數(shù)字下變頻Modelsim仿真結(jié)果

4　結(jié)語(yǔ)

軟件無(wú)線電是數(shù)字化新技術(shù)的基礎(chǔ)，更是一種高穩(wěn)定性的產(chǎn)品設(shè)計(jì)思路，隨著新一代超高速采樣AD芯片的惠及大眾，以及高端FPGA價(jià)格的回歸，軟件無(wú)線電在新一代無(wú)線系統(tǒng)中將得到廣泛的應(yīng)用。本論文首先介紹了軟件無(wú)線電的基礎(chǔ)理論，即帶通采樣定理以及它的適用范圍。然后利用MATLAB對(duì)數(shù)字下變頻理論進(jìn)行了規(guī)范的仿真，最后利用verilog語(yǔ)言編程實(shí)現(xiàn)數(shù)字下變頻（DDC）功能。由于FPGA實(shí)現(xiàn)速度快，而且設(shè)計(jì)和修改靈活性強(qiáng)，可滿足大部分通信系統(tǒng)中對(duì)數(shù)字下變頻性能的要求，因此具備廣泛推廣的實(shí)用價(jià)值。

［1］樓才義，徐建良，楊小牛.軟件無(wú)線電原理與應(yīng)用（2版）［M］.北京：電子工業(yè)出版社，2014.

［2］徐江山，陳振華，金鑫，等. 一種X波段船舶導(dǎo)航雷達(dá)射頻接收機(jī)設(shè)計(jì)［J］. 現(xiàn)代雷達(dá)，2016（4）：68-72.

［3］李飛，馮曉東，李華會(huì).可變帶寬數(shù)字下變頻的設(shè)計(jì)與FPGA實(shí)現(xiàn)［J］.電子技術(shù)與應(yīng)用，2016（4）：35-38.

Simulation design of digital down conversion based on domestic FPGA

Zhang Jun， Huang Zhong， Xing Guanghui， Ren Zhanpeng
（Design Institute of the Yellow River Xi'an Mechanical and Electrical Co.， Ltd.，Xi'an 710043， China）

This paper describes the core principle of digital down conversion，then makes use ofthe digital down conversion theory to realize the standard simulation， expounds the design process of the FPGA chip based on a copy of XILINX company to realize digital down conversion， fnally uses verilog language programming to realize the function of digital down conversion，and carries a verifcation of it.

digital down conversion； FPGA； numerically controlled oscillator（NCO）

張軍（1988— ），男，陜西武功，碩士，助理工程師；研究方向：雷達(dá)信號(hào)處理算法，數(shù)字中頻收發(fā)機(jī)和嵌入式軟件測(cè)試。