一種集成在DC-DC芯片中的電荷泵鎖相環(huán)設(shè)計(jì)

李容容

(西安電子科技大學(xué) 電路CAD研究所，陜西 西安 710071)

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一種集成在DC-DC芯片中的電荷泵鎖相環(huán)設(shè)計(jì)

李容容

(西安電子科技大學(xué) 電路CAD研究所，陜西 西安 710071)

設(shè)計(jì)了一種集成在DC-DC芯片中的電荷泵鎖相環(huán)。其中鑒頻鑒相器(PFD)在傳統(tǒng)的D觸發(fā)器結(jié)構(gòu)的基礎(chǔ)上增加了復(fù)位延遲電路的延遲時(shí)間，減小了鑒相“死區(qū)”；電荷泵采用充放電電流對(duì)稱的源極開(kāi)關(guān)結(jié)構(gòu)，解決了電流失配和電荷注入作用的影響；另外，設(shè)計(jì)了一種可編程的由D觸發(fā)器構(gòu)成的分頻器電路?；贑MOS工藝，采用Cadence仿真軟件對(duì)其進(jìn)行仿真，結(jié)果表明該電荷泵鎖相環(huán)在鎖定時(shí)間、頻率范圍、相位抖動(dòng)等方面均達(dá)到了指定的性能需求，且工作特性較好。其性能指標(biāo)是：電源電壓2.4 V，頻率調(diào)節(jié)范圍250～750 kHz，鎖定時(shí)間<50 μs，相位抖動(dòng)<30 ns。

DC-DC；PLL；PFD；電荷泵；可編程分頻器

隨著集成電路技術(shù)以及半導(dǎo)體工藝的快速發(fā)展，電源管理類芯片已廣泛應(yīng)用到通信、計(jì)算機(jī)、電子等領(lǐng)域[1]。其中具有同步功能的DC-DC轉(zhuǎn)換器可實(shí)現(xiàn)多塊控制芯片的多相協(xié)同工作，提高負(fù)載驅(qū)動(dòng)能力，適用于多相分布式電源管理系統(tǒng)[2-3]。本文所設(shè)計(jì)的電荷泵鎖相環(huán)就集成在一款同步、多相DC-DC變換器中。

1　電荷泵鎖相環(huán)基本原理

圖1　鎖相環(huán)簡(jiǎn)化功能框圖

如圖1所示，鎖相環(huán)是一個(gè)負(fù)反饋系統(tǒng)，在反饋回路中壓控振蕩器的輸出被分頻器分頻(1/N倍)到低頻后，通過(guò)鑒相器和參考時(shí)鐘比較產(chǎn)生相位差值信號(hào)，接著相差信號(hào)在前向通道中通過(guò)電荷泵和環(huán)路濾波器處理產(chǎn)生電壓信號(hào)，控制壓控振蕩器產(chǎn)生頻率，然后這個(gè)頻率經(jīng)過(guò)N分頻后，又被送入PFD和輸入?yún)⒖紩r(shí)鐘進(jìn)行比較，最終在環(huán)路的調(diào)試下，使得內(nèi)部時(shí)鐘的相頻與外部同步。注意，壓控振蕩器的輸出時(shí)鐘的頻率是輸入?yún)⒖紩r(shí)鐘頻率的N倍[4-5]。

2　電荷泵鎖相環(huán)電路設(shè)計(jì)

2.1鑒頻鑒相器

電路具體工作原理是：當(dāng)外部時(shí)鐘fref的下降沿脈沖先到來(lái)時(shí)，up信號(hào)輸出低電平，此時(shí)down也是低電平，電荷泵上管開(kāi)關(guān)被打開(kāi)，電路開(kāi)始充電；當(dāng)內(nèi)部反饋時(shí)鐘信號(hào)clk的脈沖下降沿到來(lái)時(shí)，復(fù)位信號(hào)rest變?yōu)榈碗娖?，使得up信號(hào)變?yōu)楦唠娖?，down信號(hào)依舊為低電平，電荷泵關(guān)閉，rest恢復(fù)到初始高電平，這就完成了一個(gè)鑒相周期。

圖2　鑒頻鑒相器電路

為克服鑒相死區(qū)的問(wèn)題，設(shè)計(jì)時(shí)在復(fù)位單元后面加入了三級(jí)反相器串聯(lián)來(lái)增加延遲時(shí)間，這樣能夠增加復(fù)位信號(hào)脈沖的寬度，達(dá)到減小鑒相死區(qū)的目的。雖這樣做可減小相位死區(qū)，但復(fù)位脈沖寬度過(guò)大同樣會(huì)引起非理想現(xiàn)象發(fā)生，所以設(shè)計(jì)時(shí)在保證能夠減小鑒相死區(qū)的前提下，盡可能減小復(fù)位脈沖的寬度，保證PFD的線性度[6-7]。

2.2電荷泵與環(huán)路濾波器

電荷泵采用單端輸出的源極開(kāi)關(guān)結(jié)構(gòu)，使得輸出端與開(kāi)關(guān)管沒(méi)有直接連接，這可減弱開(kāi)關(guān)管導(dǎo)通或關(guān)斷時(shí)引入的電荷注入和電荷分流問(wèn)題[8]。此外，電流源的對(duì)稱式結(jié)構(gòu)設(shè)計(jì)，有利于改善電路的匹配特性，從而很好地抑制電流失配和電荷注入現(xiàn)象，減小系統(tǒng)對(duì)數(shù)字信號(hào)跳變的敏感程度，同時(shí)也降低了控制電壓的抖動(dòng)[9]。

圖3　電荷泵與環(huán)路濾波器電路

此電路有4種工作狀態(tài)：(1)up為低電平，down也為低電平，電荷泵上管打開(kāi)，下管關(guān)閉，給電容充電；(2)up為低電平，down為高電平，電荷泵上下管均打開(kāi)，電路不充電也不放電；(3)up為高電平，down為低電平時(shí)，電荷泵上下管都關(guān)斷，此時(shí)電荷泵與環(huán)路濾波器處于隔離狀態(tài)；(4)up為高電平，down也為高電平時(shí)，電荷泵上管關(guān)斷，下管打開(kāi)，電容放電。

2.3壓控振蕩器

本文設(shè)計(jì)的壓控振蕩器包含兩部分電路，第一部分是V-I電路，其中差分電路在減小電路失真的同時(shí)也有抑制噪聲的功效[10]；第二部分是振蕩回路，此電路在充電的同時(shí)也在放電，這使得電路的整體連貫性更好，輸出波形也更加穩(wěn)定、規(guī)整。

圖4　壓控振蕩器電路

電路的具體工作原理是：Vin是電荷泵輸出電壓，Vin不同時(shí)，流過(guò)R1上的電流就會(huì)不同，從而導(dǎo)致流入后面充放電回路的電流有所不一樣，又因it=cv，因此就會(huì)輸出不同的頻率振蕩信號(hào)。

2.4可編程分頻器

分頻電路組成鎖相環(huán)中的反饋網(wǎng)絡(luò)，本文所設(shè)計(jì)的分頻器的分頻比是12，其首先經(jīng)過(guò)一個(gè)D觸發(fā)器實(shí)現(xiàn)二分頻，然后用可編程計(jì)數(shù)器實(shí)現(xiàn)六分頻。

圖5　分頻器電路

圖5所示，dff1表示一個(gè)二分頻電路，后面3個(gè)D觸發(fā)器與邏輯門(mén)構(gòu)成六分頻電路。同步時(shí)序六分頻電路分析如下：

(1)三組向量方程如下：

1)驅(qū)動(dòng)方程

(1)

(2)

(3)

2)輸出方程

(4)

3)將驅(qū)動(dòng)方程帶入D觸發(fā)器的特性方程Qn+1=D，可得狀態(tài)方程為

(5)

(6)

(7)

(2)列出狀態(tài)轉(zhuǎn)換表、畫(huà)出狀態(tài)轉(zhuǎn)換圖。

1)狀態(tài)轉(zhuǎn)換真值表。

表1　狀態(tài)轉(zhuǎn)換真值表

2)狀態(tài)轉(zhuǎn)換圖。

圖6　狀態(tài)轉(zhuǎn)換圖

從上述分析可看出，這是一個(gè)六進(jìn)制計(jì)數(shù)器，其從8個(gè)狀態(tài)中選出6個(gè)狀態(tài)，且無(wú)論從哪個(gè)狀態(tài)開(kāi)始，最終均會(huì)進(jìn)入六分頻狀態(tài)，所以這個(gè)分頻器帶自啟動(dòng)功能。

3　鎖相環(huán)整體仿真結(jié)果分析

500 kHz/tt/27°環(huán)境下的仿真結(jié)果如下圖所示，Vin表示電荷泵輸出電壓，也就是壓控振蕩器控制電壓；clkout表示分頻器的反饋輸出頻率；PLLIN表示外同步頻率。

圖7是從750 kHz鎖定到500 kHz的波形圖。開(kāi)始分頻器反饋輸出的頻率是750 kHz，300 μs后加入500 kHz外同步信號(hào)，經(jīng)過(guò)一段時(shí)間的調(diào)節(jié)，分頻器反饋輸出頻率也被鎖定到500 kHz?？梢钥吹?，頻率剛開(kāi)始調(diào)節(jié)時(shí)，Vin的跳動(dòng)幅度比較大，但等到頻率穩(wěn)定后，Vin也穩(wěn)定下來(lái)，不再發(fā)生變化。

圖7　鎖定過(guò)程圖

圖8是圖7鎖定過(guò)程仿真圖的放大。從圖中可以看到，當(dāng)外同步頻率信號(hào)加入后，環(huán)路開(kāi)始進(jìn)入調(diào)節(jié)狀態(tài)，剛開(kāi)始Vin的變化較大，因?yàn)殚_(kāi)始時(shí)兩個(gè)信號(hào)相差較大，隨著調(diào)節(jié)的進(jìn)行，兩個(gè)信號(hào)越來(lái)越接近，Vin也變得越來(lái)越平穩(wěn)。可看到整個(gè)調(diào)節(jié)的過(guò)程約用了30 μs，說(shuō)明鎖定速度較快。

圖8　鎖定時(shí)間特性

圖9是相位抖動(dòng)仿真圖，從圖中可看到相位抖動(dòng)為5 ns，數(shù)值較小，滿足應(yīng)用要求。

圖9　相位抖動(dòng)特性

4　結(jié)束語(yǔ)

本文設(shè)計(jì)了一款用于同步模式DC-DC變換器中的電荷泵鎖相環(huán)，在傳統(tǒng)架構(gòu)的基礎(chǔ)上，對(duì)其進(jìn)行了改進(jìn)，使鎖定效果更好。仿真結(jié)果表明，該鎖相環(huán)性能表現(xiàn)良好，可滿足所有的應(yīng)用需求。

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Design of A CPPLL in DC-DC Chip

LI Rongrong

(Institute of Electronic CAD, Xidian University, Xi’an 710071, China)

In this paper, a charge-pump phase-locked loop integrated in DC-DC chip is designed. The ’dead-zone’ of phase-detection is eliminated by elongating delay of the reset circuit on the basis of the traditionalDflip-flop structure. The charge-pump adopts the symmetry current structure, which has a good performance in resisting current unbalance and charge injection effect. The frequency divider is programmable. Finally, Cadence simulation which is based on the CMOS technology results of the circuit show that there is a good linear characteristic for a speed locking time, a wide frequency range voltage and a low phase noise. Its performance parameters are: power supply voltage 2.4 V, frequency range of 250～750 kHz, locking time is less than 50μs and the phase jitter is less than 30 ns.

DC-DC; PLL; PFD; charge-pump; programmable frequency divider

10.16180/j.cnki.issn1007-7820.2016.08.008

2015-11-20

李容容(1990-)，女，碩士研究生。研究方向：開(kāi)關(guān)電源管理類芯電研發(fā)。

TN86

A

1007-7820(2016)08-025-04