用于非制冷紅外探測(cè)器的SAR ADC設(shè)計(jì)

繆竟鴻，秦戰(zhàn)明，陳力穎

（天津工業(yè)大學(xué) 電子與信息工程學(xué)院，天津　300387）

用于非制冷紅外探測(cè)器的SAR ADC設(shè)計(jì)

繆竟鴻，秦戰(zhàn)明，陳力穎

（天津工業(yè)大學(xué) 電子與信息工程學(xué)院，天津300387）

設(shè)計(jì)了一種用于非制冷紅外探測(cè)器圖像處理的12 bit逐次逼近型模數(shù)轉(zhuǎn)換器（ADC），轉(zhuǎn)換電壓為2～4 V.其D/A轉(zhuǎn)換器采用電阻和電容混合結(jié)構(gòu)，節(jié)省芯片面積，減小系統(tǒng)復(fù)雜度；比較器采用放大鎖存結(jié)構(gòu)，應(yīng)用失調(diào)存儲(chǔ)技術(shù)，滿足非制冷紅外芯片圖像處理對(duì)ADC速度與精度的要求.芯片采用Global Foundries 0.35 μm混合模式CMOS工藝進(jìn)行設(shè)計(jì)和流片.仿真結(jié)果表明：在輸入信號(hào)為50 kHz、采樣率為1 MS/s時(shí)，信納比（SNDR）為72 dB，有效位達(dá)到11.6 bit，模擬部分功耗2 mW，滿足非制冷紅外探測(cè)器對(duì)ADC指標(biāo)的要求.該設(shè)計(jì)提高了非制冷紅外探測(cè)器的圖像處理能力，消除了ADC外接引入的噪聲.

紅外探測(cè)器；非制冷；數(shù)模轉(zhuǎn)換器；比較器；電容陣列

紅外探測(cè)器是一種可探測(cè)目標(biāo)的紅外輻射，并通過(guò)光電轉(zhuǎn)換、電信號(hào)處理等手段將目標(biāo)物理的溫度分布圖像轉(zhuǎn)換為視頻圖像的設(shè)備［1］.非制冷紅外探測(cè)器的誕生及發(fā)展是紅外技術(shù)領(lǐng)域一次革命性的飛躍，其衍生的非制冷紅外熱成像技術(shù)得到廣泛應(yīng)用.目前大多非制冷紅外探測(cè)器通過(guò)外接ADC（模數(shù)轉(zhuǎn)換器）進(jìn)行信號(hào)的模數(shù)轉(zhuǎn)換，容易引入噪聲，不利于對(duì)信號(hào)的處理.

近年來(lái)數(shù)字技術(shù)迅猛發(fā)展，A/D轉(zhuǎn)換器的速度和精度也大幅度提升，后來(lái)出現(xiàn)的流水線型A/D轉(zhuǎn)換器更被廣泛應(yīng)用于圖像處理［2］，然而非制冷紅外芯片對(duì)圖像處理要求較低，內(nèi)部時(shí)序要求其嵌入一組ADC陣列，單個(gè)功率較高的流水線型A/D轉(zhuǎn)換器并不適合.伴隨CMOS（互補(bǔ)金屬氧化物半導(dǎo)體）工藝技術(shù)的提高，逐次逼近型模數(shù)轉(zhuǎn)換器（SAR ADC）以其低功耗、中等分辨率、中等精度、輸出數(shù)據(jù)不存在延時(shí)以及尺寸小的優(yōu)勢(shì)，能和非制冷紅外探測(cè)器完美結(jié)合［3］.本文設(shè)計(jì)一種用于非制冷紅外探測(cè)器圖像處理的片內(nèi)逐次逼近型A/ D轉(zhuǎn)換器.依據(jù)紅外圖像的精度和探測(cè)器的系統(tǒng)整體要求，本A/D轉(zhuǎn)換器選用5 V電源，轉(zhuǎn)化電壓為2～4 V，是采樣率1 Msps的12位逐次逼近型模數(shù)轉(zhuǎn)換器.

1　工作原理

非制冷紅外探測(cè)器采用電阻型微測(cè)輻射熱計(jì)，敏感元是熱敏電阻.當(dāng)紅外光照在一個(gè)探測(cè)像素上，被敏感區(qū)域吸收，引起其溫度變化，熱量從敏感區(qū)流向周?chē)h(huán)境.溫度變化不同引起不同的電阻變化，通過(guò)讀出電路對(duì)信號(hào)進(jìn)行逐行讀出和積分，每一行信號(hào)在上一行信號(hào)讀出時(shí)積分，并把它轉(zhuǎn)化成電壓信號(hào)，而多路復(fù)選信號(hào)開(kāi)關(guān)會(huì)把每一行信號(hào)的響應(yīng)信號(hào)逐一輸出，并通過(guò)buffer（緩沖器）電路接到無(wú)輸出延時(shí)的SAR ADC上進(jìn)行模數(shù)轉(zhuǎn)換，經(jīng)DSP（數(shù)字信號(hào)處理）處理后接到顯示器，視頻標(biāo)準(zhǔn)采用60幀/s的NTSC制.

傳統(tǒng)的逐次逼近式模擬數(shù)字轉(zhuǎn)換器結(jié)構(gòu)由采樣保持電路及執(zhí)行搜索算法的反饋環(huán)組成［4］.在搜索算法中，輸入電壓被數(shù)字轉(zhuǎn)換器的輸出電壓所逼近.這個(gè)反饋環(huán)由逐次逼近式邏輯模塊、比較器、一個(gè)N位的數(shù)模轉(zhuǎn)換器組成.逐次逼近型數(shù)模轉(zhuǎn)換器的核心部分為D/A轉(zhuǎn)換器和比較器.根據(jù)縮放方法劃分，數(shù)模轉(zhuǎn)換器（DAC）分為電流按比例縮放型、電壓按比例縮放型和電荷按比例縮放型.對(duì)于低精度的ADC，采用電荷按比例縮放型的DAC（數(shù)模轉(zhuǎn)換器）模塊來(lái)實(shí)現(xiàn)，但是比較器功耗更大［5］.然而伴隨位數(shù)的增加，用于對(duì)電容陣列的充電和放電的功耗增多，且電容陣列的電容值呈指數(shù)增加.在高位的ADC中，電容陣列要耗費(fèi)很多面積和功耗，因此降低電容陣列的面積和功耗顯得很重要［6］.本項(xiàng)目中的逐次逼近式ADC采用電阻和電容的混合架構(gòu).如圖1為傳統(tǒng)混合架構(gòu)的SAR ADC的結(jié)構(gòu)框圖.復(fù)位后，數(shù)字邏輯電路最高位置1，其余位置0，輸出通過(guò)電容、電阻陣列轉(zhuǎn)換成模擬信號(hào)，此模擬信號(hào)與輸入通過(guò)比較器進(jìn)行比較，比較器的結(jié)果控制數(shù)字控制邏輯電路進(jìn)行加權(quán)或減權(quán)，使得其輸出的數(shù)字量逼近輸入的值.

圖1　傳統(tǒng)SAR ADC結(jié)構(gòu)圖Fig.1　Traditional structure of SAR ADC

2 　電路結(jié)構(gòu)設(shè)計(jì)

本文設(shè)計(jì)的ADC應(yīng)用到非制冷紅外芯片內(nèi)部用于圖像處理，所以ADC的各項(xiàng)指標(biāo)要根據(jù)紅外焦平面的時(shí)鐘頻率、響應(yīng)率、噪聲等效溫差的大小以及信號(hào)的動(dòng)態(tài)范圍決定.根據(jù)所選用紅外焦平面，主時(shí)鐘頻率要求為5 MHz，根據(jù)奈奎斯特采樣定理，采樣頻率至少為10 MHz，因?yàn)镾AR ADC的采樣頻率限制，采用由10個(gè)采樣率為1 MHz的ADC組成的陣列可滿足要求，所以單個(gè)ADC的功耗與面積需要盡可能降低.紅外焦平面響應(yīng)率為10 mV/K，噪聲等效溫差為100 mK，動(dòng)態(tài)范圍為2～4 V.由此可確定，ADC的分辨率至少為=1 904，ADC的精度至少為11 bit，為保證系統(tǒng)正常工作，應(yīng)有一定余量，選定12 bit.

2.1阻容混合型DAC電路

圖1給出了傳統(tǒng)SAR ADC的結(jié)構(gòu)框圖，其一般轉(zhuǎn)化區(qū)間從0 V開(kāi)始，為了適用于非制冷探測(cè)器讀出電路的信號(hào)對(duì)ADC的要求，把轉(zhuǎn)化區(qū)間設(shè)計(jì)在了2～4 V，為滿足其面積需求，設(shè)計(jì)了阻容混合型DAC的電路如圖2所示.

圖2　阻容混合型DAC結(jié)構(gòu)圖Fig.2　Structure of RC hybrid DAC

一個(gè)7位（27）電阻串通過(guò)開(kāi)關(guān)信號(hào)Sn連接到電容陣列的下極板，通過(guò)C0的電荷重分配來(lái)完成高7位的轉(zhuǎn)化，電阻串把轉(zhuǎn)化電壓（2～4 V）單調(diào)地分成了128個(gè)電壓，通過(guò)數(shù)字邏輯電路控制開(kāi)關(guān)Swn（0）—Swn （127）和Swp（0）—Swp（127）的開(kāi)關(guān)狀態(tài)，因?yàn)镾wn和Swp由相同的邏輯控制，所以Vrefp總比Vrefn高一個(gè)LSB.5位二進(jìn)制的電容陣列完成低5位的轉(zhuǎn)化，這些電容的上極板連接到比較器的輸入端，電容的底極板通過(guò)開(kāi)關(guān)控制信號(hào)Sp1—Sp5、Sn1—Sn5與Vrefp和Vrefn連接，電容C1～C5把一個(gè)電阻所分電壓再細(xì)分為5 bit，從而完成12位的轉(zhuǎn)化.由于電容的失配會(huì)產(chǎn)生INL，不同電容采用成比例的對(duì)管開(kāi)關(guān)［7-8］.基準(zhǔn)電壓源產(chǎn)生不隨溫度變化的基準(zhǔn)電壓，這個(gè)電壓被用作比較器的參考電壓.

阻容混合型DAC電路的工作過(guò)程如下：初始化后，進(jìn)入采樣和保持階段，隨著開(kāi)關(guān)Sf與Sm閉合，電容陣的底極板通過(guò)開(kāi)關(guān)控制信號(hào)Sn1—Sn5接入信號(hào)Vin，上極板連接到Vcom，將電容陣上的失調(diào)誤差消除，采樣結(jié)束后Sm先斷開(kāi)，Sf后斷開(kāi)，以減少電容上電荷的流失，開(kāi)關(guān)Sn閉合，在電阻串中用逐次搜索算法找到輸入電壓所對(duì)應(yīng)的電阻段，即使得Vrefn為小于Vin時(shí)所能取到的最大值，通過(guò)7個(gè)時(shí)鐘周期完成高7位的轉(zhuǎn)化，接著進(jìn)行低5位的比較，電容陣的底極板切換到一個(gè)逐次逼近序列，電容C1—C5的底極板在Vrefp和Vrefn間進(jìn)行選擇，Sni和Spi的開(kāi)閉狀態(tài)相反，如Sn1閉合，則Sp1斷開(kāi)，直到DAC的輸出電壓接近VCOM，最終完成12 bit的轉(zhuǎn)換.此電路結(jié)構(gòu)，由于電阻串是單調(diào)的，不管電阻是否失配，高7位都是單調(diào)的，電容陣列只轉(zhuǎn)化了5位，減小電容匹配難度；電容陣列和電阻陣列轉(zhuǎn)化的位數(shù)可以適當(dāng)調(diào)節(jié)，電阻陣列增大，可提高轉(zhuǎn)化速率，但會(huì)增加功耗，引入更多開(kāi)關(guān)；電容陣列直接由MOS（金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管）開(kāi)關(guān)驅(qū)動(dòng)，如果建立開(kāi)關(guān)瞬態(tài)過(guò)度的時(shí)間足夠長(zhǎng)，將不會(huì)產(chǎn)生失調(diào)誤差.逐次逼近型ADC的簡(jiǎn)化模型如圖3所示.

圖3　逐次逼近型ADC的簡(jiǎn)化模型Fig.3　Simplified model of SAR ADC

圖3（a）電阻電容陣列的輸出電壓為:

式中：Vcom為基準(zhǔn)源輸出電壓；Vrefn為前7位電阻陣列的階梯電壓；Vin為輸入采樣電壓，經(jīng)7個(gè)周期后確定Vrefn為Vin所在的階梯電阻的負(fù)端電壓.圖3（b）為低5位的簡(jiǎn)化模型.這樣DAC的輸出為：

式中：i、j分別為電阻串、電容串位數(shù)；VR+為轉(zhuǎn)化電壓的上限；VR-為轉(zhuǎn)化電壓的下限.聯(lián)立式（2）和式（3）得：

電阻的積分非線性（INL）很差，電容的微分非線性（DNL）很差，因此應(yīng)該加強(qiáng)電容電阻的匹配，保證INL和DNL達(dá)到要求.

2.2比較器

電壓比較器通常分為開(kāi)環(huán)比較器和可再生比較器，比較器的分辨率和分辨延時(shí)是不可調(diào)和的矛盾，要實(shí)現(xiàn)分辨率和速度的折中，最優(yōu)解決方案就是將前置放大器和latch鎖存器相結(jié)合［9-11］.圖4為本設(shè)計(jì)選用比較器的結(jié)構(gòu)框圖.本文采用帶三級(jí)前置運(yùn)算放大器和latch再生電路的比較器結(jié)構(gòu)，同時(shí)采用輸入失調(diào)存儲(chǔ)和輸出失調(diào)存儲(chǔ)級(jí)聯(lián)的消失調(diào)技術(shù).電容C1、C2均為耦合電容，C1=C2，在復(fù)位（失調(diào)存儲(chǔ)）階段用于存儲(chǔ)前置放大器的失調(diào)電壓，在比較階段用于將前置放大器輸出變化量耦合到二級(jí)預(yù)放大器輸入端.

圖4　比較器的結(jié)構(gòu)框圖Fig.4　Block diagram of comparator

為了滿足SAR ADC的要求，比較器的分辨率必須達(dá)到±0.5 LSB，本設(shè)計(jì)ADC的1 LSB為483 μV，比較器的增益必須滿足：

式中：VS為比較器的最小輸出擺幅；（VR+-VR-）/212即為ADC的最低有效位（LSB）［12-14］.本設(shè)計(jì)的比較器預(yù)防大級(jí)采用三級(jí)級(jí)聯(lián)的運(yùn)放結(jié)構(gòu)，其中放大器A1，主要對(duì)小信號(hào)進(jìn)行快速響應(yīng)，因此放大器A1的設(shè)計(jì)帶寬比較大，增益很?。环糯笃鰽2和A3采用相同的放大電路，其采用共源共柵的放大結(jié)構(gòu)，減少回程噪聲，其負(fù)載采用帶弱正反饋的交叉耦合結(jié)構(gòu)，提高增益；鎖存器采用動(dòng)態(tài)鎖存結(jié)構(gòu)，減小功耗［15］.

由于版圖設(shè)計(jì)會(huì)有性能損失，在電路設(shè)計(jì)中應(yīng)該有足夠的設(shè)計(jì)余量，經(jīng)設(shè)計(jì)優(yōu)化，比較器在5 V電壓下，工作頻率在25 MHz，準(zhǔn)確分辨0.2 mV.

3 　版圖設(shè)計(jì)及仿真結(jié)果

SAR ADC的版圖是數(shù)字模擬混合集成的版圖，模擬電路比較敏感，電阻電容陣列的失配，比較器的比較延時(shí)增大，都會(huì)對(duì)ADC整體性能產(chǎn)生很大影響.電阻陣要放在一個(gè)P+環(huán)內(nèi)，且連接電阻和開(kāi)關(guān)的線應(yīng)該等寬，長(zhǎng)度接近；電容采用中心對(duì)稱(chēng)結(jié)構(gòu)，如圖5所示，在電容陣列的周?chē)由蟼坞娙?，盡量保證各位的寄生電容成比例.比較器完全采用對(duì)稱(chēng)布局，尤其是每級(jí)前置放大器的輸入對(duì)管，采用了多插指中心對(duì)稱(chēng)的結(jié)構(gòu)，而且前置放大器與鎖存器分別放在兩個(gè)不同的保護(hù)環(huán)內(nèi)，減小兩者之間的干擾.ADC整體面積為5 00 μm×1 200 μm.芯片采用Global Foundries 0.35 μm混合模式CMOS工藝進(jìn)行流片.

圖5　CDAC的版圖布局Fig.5　CDAC layout design

對(duì)逐次逼近A/D轉(zhuǎn)換器進(jìn)行整體數(shù)模混合仿真，設(shè)定ADC采樣率為1 MS/s，輸入正弦信號(hào)，最大幅值為4 V，最小幅值為2 V，頻率為52.49 kHz，用ADC對(duì)輸入信號(hào)進(jìn)行連續(xù)采樣，得到4 096個(gè)12位二進(jìn)制數(shù)，用MATLAB對(duì)數(shù)據(jù)進(jìn)行快速傅里葉（FFT）變換，得到頻譜圖，如圖6所示.

圖64096　采樣數(shù)據(jù)的FFT結(jié)果Fig.6　FFT result of 4096 sampling data

由圖6可見(jiàn)，在ADC采樣率為1 MS/s，輸入頻率為50 kHz左右時(shí)，SNDR為71.58 dB，有效位為11.6 bit.仿真時(shí)模擬電源電壓為5 V，靜態(tài)電流為2 mA，滿足非制冷紅外探測(cè)器對(duì)ADC功耗的要求.

4 結(jié)語(yǔ)

本文設(shè)計(jì)了一個(gè)5 V 12位的逐次逼近式ADC，用于紅外芯片片內(nèi)圖像處理.用電容電阻的混合結(jié)構(gòu)來(lái)設(shè)計(jì)DAC，能縮小芯片面積和系統(tǒng)的復(fù)雜度.芯片用0.35 μm的CMOS工藝來(lái)設(shè)計(jì)，仿真結(jié)果顯示信噪失真比為71.58 dB，有效位達(dá)到11.6 bit，模擬部分功耗2 mW.仿真結(jié)果顯示，該ADC能夠完成芯片內(nèi)部的數(shù)模轉(zhuǎn)換，滿足圖像處理對(duì)紅外芯片讀出電路的性能需求.

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Design of SAR ADC for uncooled infrared detector

MIAO Jing-hong，QIN Zhan-ming，CHEN Li-ying
（School of Electronic and Information Engineering，Tianjin Polytechnic University，Tianjin 300387，China）

A 12 bit successive approximation analog to digital converter（ADC）with switching voltage 2-4 V was designed for image processing of uncooled infrared detector.The D/A converter used a RC hybrid structure that minimizes the overall chip area and system complexity.To meet the requirements of the speed and accuracy of ADC，the comparator used the amplifier latch structure，and applied the offset storage technology.The chip was designed and taped out in Global Foundries 0.35 μm CMOS technology.According to the simulation results，the ADC has a signal to noise distortion ratio（SNDR）of 72 dB for a 50 kHz input sine wave at 1 MS/s.The effective number of bits（ENOB）is 11.6 bit，power consumption by the analog portion is 2 mW，these meet the requirements of the uncooled infrared detectors′indicators for ADC.This design improves the image processing capabilities of uncooled infrared detector，eliminating external noise introduced by the ADC.

infrared detector；uncooled；analog-to-digital converter（DAC）；comparator；capacitor array

TN376

A

1671－024X（2016）04－0081－04

10.3969/j.issn.1671-024x.2016.04.014