隨鉆聲波測井儀控制采集電路的優(yōu)化設(shè)計與實現(xiàn)

2016-09-07 06:24:32張錚賀洪斌辛鵬來

聲學(xué)技術(shù) 2016年2期

張錚，賀洪斌，辛鵬來

張錚，賀洪斌，辛鵬來

(中國科學(xué)院聲學(xué)研究所超聲與物理探測實驗室，北京 100190)

從隨鉆聲波測井的實際需要出發(fā)，針對作業(yè)環(huán)境、設(shè)計空間、傳輸速率以及信號特點等方面進行了需求分析，提出了一種適用于隨鉆聲波測井儀采集控制系統(tǒng)的優(yōu)化設(shè)計。該系統(tǒng)以數(shù)字信號處理器(Digital Signal Processor, DSP)為控制核心，以現(xiàn)場可編程門陣列(Field-Programmable Gate Array, FPGA)作為信號傳輸以及接口轉(zhuǎn)換的橋梁，與外圍功能芯片包括模擬與數(shù)字轉(zhuǎn)換器、與非門閃存芯片(NAND FLASH)等進行通訊，完成相應(yīng)的信號采集、控制、存儲等功能。所設(shè)計的采集控制電路不但充分發(fā)揮了DSP數(shù)據(jù)處理功能強的優(yōu)勢，而且將FPGA控制時序精準(zhǔn)、接口豐富的特點表現(xiàn)出來。最后經(jīng)過上位機軟件測試，得到了較好的效果，為實際隨鉆聲波測井控制采集電路設(shè)計及實現(xiàn)提供了技術(shù)參考。

隨鉆需求分析；數(shù)字信號處理器；現(xiàn)場可編程門陣列；優(yōu)化設(shè)計

0 引言

石油復(fù)雜環(huán)境中的油氣鉆探測量與測井中，隨鉆測井比傳統(tǒng)的電纜測井具有更多的優(yōu)勢，它在鉆井的同時也測量地層巖石的物理參數(shù)，減少了測井時間；測井資料是在泥漿浸入地層之前或浸入尚淺時測得的，能更真實地反映原狀地層的地質(zhì)特征，也可以預(yù)測所鉆地層的信息，大大降低了信息的不確定性，幫助工程師及時、有效地進行決策，更好地指導(dǎo)鉆井，使鉆頭在合適的地層鉆進，減少鉆井失敗的風(fēng)險[1]。

目前，隨鉆測井已能替代幾乎所有的電纜測井項目，其應(yīng)用范圍仍在不斷擴大。在國外，進行海上鉆探的幾乎所有的裸眼測井作業(yè)都采用隨鉆測井技術(shù)；在陸地，特別是大斜度井和水平井，以采用隨鉆測井技術(shù)為主。另外，隨鉆測井技術(shù)的多樣化，如隨鉆聲、電、核磁、地層測試等方法都已出現(xiàn)。故隨鉆地層評價全面替代電纜測井是技術(shù)發(fā)展的必然方向[2]。國際隨鉆市場份額和技術(shù)被斯倫貝謝、哈里伯頓和貝克休斯等幾大公司絕對壟斷，尤其是斯倫貝謝的市場份額約占一半，其次是哈里伯頓，份額徘徊在30%，而貝克休斯也占14%左右份額，如此留給國內(nèi)的市場僅剩下不足1%。由于國內(nèi)隨鉆測井技術(shù)還不成熟，因而加大該項技術(shù)的研發(fā)力度勢在必行。

文獻[3]提供了一種隨鉆采集電路，將接收調(diào)理模塊和控制模塊放在了一起，可以實現(xiàn)基本的采集控制功能，但是該設(shè)計并沒有考慮隨鉆作業(yè)的具體環(huán)境，而且不涉及數(shù)據(jù)的存儲；文獻[4]提出了一種基于FPGA的控制電路設(shè)計，但只能實現(xiàn)簡單的控制及算法，因而不能滿足隨鉆實際測井的需要。文獻[5]提供了一種隨鉆聲波測井電路系統(tǒng)的設(shè)計，其中包括一個DSP+CPLD的采集控制電路，但也僅闡述了工作流程，并沒有針對隨鉆環(huán)境的特點和技術(shù)細節(jié)進行詳細的闡述。

針對以上各點設(shè)計的不足，本文根據(jù)隨鉆儀器工作的具體特點，研究分析了采集控制電路的需求以及實現(xiàn)方式，并提供了一種更為簡潔的隨鉆聲波測井儀采集控制電路的設(shè)計方案。本文采用了DSP和FPGA的基本架構(gòu)，同時集成ADC以及NAND flash等外圍功能芯片，將采集、存儲以及與上位機的通訊等功能集成于一塊電路板上，大幅度減少了電路的占用空間，同時使得控制邏輯原理更加簡潔清晰，也易于實現(xiàn)。

1 隨鉆聲波測井儀作業(yè)特點及電路需求分析

1.1 高溫作業(yè)環(huán)境

聲波測井儀器通常需要對井下數(shù)千米至上萬米的地質(zhì)結(jié)構(gòu)進行信息提取，大部分時間工作在高溫環(huán)境下，文獻[6]提出了鉆井過程中井筒-地層瞬態(tài)傳熱模型，闡釋了鉆井液循環(huán)和停止循環(huán)期間各單元控制組件能量交換機理，并分析了循環(huán)與非循環(huán)階段井下溫度分布規(guī)律，給出了不同條件的井下環(huán)空溫度分布，圖1為鉆井液循環(huán)狀態(tài)下不同時間的環(huán)空溫度分布。

由圖中曲線可知，井下數(shù)千米的環(huán)境溫度可以達到120℃以上，因此在設(shè)計隨鉆電路系統(tǒng)時，首先要考慮器件的耐溫特性，選擇高溫特性好的元器件。

1.2 鉆頭強噪聲干擾的作業(yè)環(huán)境

隨鉆作業(yè)過程中會有鉆頭震動噪聲引起的干擾。文獻[7]運用簡單的實驗對三種鉆頭在不同轉(zhuǎn)速下的噪聲進行了記錄，并給出了相應(yīng)噪聲的頻譜分析，發(fā)現(xiàn)鉆頭的噪聲頻率與鉆頭的結(jié)構(gòu)有關(guān)，并且與轉(zhuǎn)速基本成正比例關(guān)。圖2給出了PDC (Polycrystalline Diamond Compact)鉆頭噪聲的歸一化頻譜。

歸一化頻率

圖2 PDC鉆頭噪聲的歸一化頻譜

Fig.2 The normalized spectrum of PDC drill noise

由圖2所記錄的鉆頭噪聲的歸一化頻譜可知，隨著轉(zhuǎn)速的增加，噪聲頻譜逐漸轉(zhuǎn)向高頻段，故不能僅利用數(shù)字帶通濾波器對鉆頭噪聲進行濾除，而是需要設(shè)計有效的自適應(yīng)電路對采集來的信號進行處理，這就提高了井下信號處理的難度。針對此問題，本設(shè)計采用了DSP+FPGA的框架，以集成相應(yīng)的算法對信號進行處理。

1.3 設(shè)計空間有限

根據(jù)目前國際上隨鉆聲波測井儀器的結(jié)構(gòu)來看，儀器電路的主體部分嵌入在鉆頭以上的鉆鋌壁的位置[8-10]，以斯倫貝謝公司的SonicScope為例，鉆鋌的中空為循環(huán)泥漿，電路系統(tǒng)嵌插在鉆鋌壁的外殼(見圖3)。因而留給電路部分的空間十分有限，需要很高的集成性。鑒于此考慮，本設(shè)計將DSP、FPGA、ADC、FLASH等數(shù)字芯片完全集成于同一塊PCB板上，在鉆鋌上安裝于某一側(cè)，最大限度地節(jié)省占用空間。

1.4 傳輸速率的限制

與傳統(tǒng)電纜測井不同，隨鉆測井的數(shù)據(jù)傳輸是通過泥漿脈沖或電磁波完成實現(xiàn)的，傳輸速率極低，約為1 bit/s ~12 bit/s[11]，因而不可能將采集的所有數(shù)據(jù)進行實時傳輸，需要在井下完成數(shù)據(jù)的存儲，只將時差等必要信息傳送給地面系統(tǒng)。針對此問題，本設(shè)計加入了兩片具有大容量的Flash存儲芯片，而對于具體容量的選取，隨后進行詳細闡釋。

1.5 換能器的頻率特性

從發(fā)射換能器的角度來看，目前單極子測量縱波的頻率在10~20 kHz之間，而四極子測量橫波范圍低于5 kHz[12]，仍然以斯倫貝謝公司目前最新的儀器Sonic Scope475為例，其發(fā)射換能器的帶寬為1~20 kHz，哈里伯頓公司的APX隨鉆聲波測井儀的發(fā)射換能器帶寬為10~18 kHz[13]。在這里以最高頻率20 kHz為標(biāo)準(zhǔn)，根據(jù)采樣定理，采樣率不能低于40 kHz，而在實際工程中考慮到留有一定的余量，所設(shè)定的采樣率應(yīng)是最高頻率的4~5倍以上，因而本設(shè)計采用動態(tài)采樣率的范圍為100~200 kSPS，為了使信號的分辨率達到最佳，經(jīng)過篩選，最終選用ADC芯片的型號為AD 7656，該芯片在16位的采樣精度下最高采樣速度為250 kSPS，并且能夠同時進行6路采集，能在高溫環(huán)境下(175℃)長時間穩(wěn)定工作(在實驗室已進行高溫測試并通過)。

1.6 作業(yè)時間及存儲器選取

從工作時間上來看，隨鉆儀器工作時間應(yīng)與鉆井所用時間相當(dāng)，根據(jù)不同的地質(zhì)結(jié)構(gòu)以及不同階段，鉆測時間約30天以內(nèi)[14]。文獻[15]給出了隨鉆聲波測井理論各類模式波的分析，其中描繪了在源距為3 m的情況下隨鉆單極子在快、慢地層中的全波相應(yīng)曲線，這里僅以慢速地層中單極子(頻率較高)全波相應(yīng)曲線為例(見圖4)，可知在源距為3 m的情況下，有效信號持續(xù)時間小于5 ms。那么假定以最高的采樣速率200 kPSP采樣，精度為16位，5 ms的時間內(nèi)可采集1 k采樣點，同時進行4路采集則每個周期采集4 k個點，即每個采集周期產(chǎn)生8 k字節(jié)的數(shù)據(jù)量。根據(jù)以上計算結(jié)果，假定每個采集周期間隔5 s(Sonic Scope 475采集周期間隔為10 s)，鉆測時間達到最高30天，在連續(xù)不間斷的工作狀態(tài)下，共可產(chǎn)生約4 GB的數(shù)據(jù)量。據(jù)此，本設(shè)計采用兩片現(xiàn)代公司的HY27UH08AG5M NAND FLASH芯片(該芯片單片容量為2 GB)，高溫高壓下可以實現(xiàn)穩(wěn)定的數(shù)據(jù)存儲和讀取(實驗室高溫測試通過)，恰好能夠滿足隨鉆測井的需要。

2 隨鉆采集控制電路的具體實現(xiàn)

2.1 隨鉆電路系統(tǒng)整體結(jié)構(gòu)及采集控制電路的整體設(shè)計

采集控制電路作為電路系統(tǒng)的重要組成部分，不但需要對采集到的信號進行處理，而且與數(shù)據(jù)傳輸系統(tǒng)相連，還要和地面系統(tǒng)進行數(shù)據(jù)交換，起著承上啟下的作用。作為整個儀器工作的核心部分，通過串行命令等方式控制著整個儀器的工作狀態(tài)。接收調(diào)理電路有模擬濾波、增益控制等功能；發(fā)射電路直接與發(fā)射換能器連接，定時為換能器提供高壓脈沖；電源電路為各功能部分提供穩(wěn)定的工作電壓(基本結(jié)構(gòu)見圖5)。這樣各部分電路之間通過數(shù)據(jù)流相互聯(lián)系，并且不同板塊之間又相互隔離，避免了信號間的相互干擾，大大提高了信噪比以及穩(wěn)定性。采集控制電路整體設(shè)計框架如圖6所示。

隨鉆測井儀存在鉆進和停鉆兩種工作狀態(tài)，因而該采集控制電路在運行方式上相應(yīng)設(shè)計為“采集”和“監(jiān)聽”兩種狀態(tài)：在儀器鉆進階段，DSP通過控制FPGA對ADC進行控制，將接收到的信號進行采樣，同時該采樣數(shù)據(jù)通過HPI接口傳輸?shù)紻SP的RAM中，然后DSP從RAM中讀出數(shù)據(jù)并對數(shù)據(jù)進行分析處理以及相關(guān)傳輸數(shù)據(jù)信號協(xié)議的設(shè)定，之后，將這些經(jīng)過處理并帶有協(xié)議設(shè)定的數(shù)據(jù)通過FPGA存儲到NAND flash芯片，由此完成井下工作時段的控制循環(huán)；當(dāng)儀器停鉆時，DSP接收相關(guān)命令，控制FPGA將NAND flash中的數(shù)據(jù)讀取出來并同步傳輸?shù)綌?shù)據(jù)傳輸短節(jié)或者上位機實時顯示。

2.2 ADC與DSP的通訊設(shè)計

在一些相關(guān)設(shè)計中，采用ADC與DSP直接通信[3]，這樣在程序?qū)崿F(xiàn)上稍稍便捷一些。但是，由于ADC集成塊的控制引腳較多，它與DSP直接通訊會占用DSP過多的接口資源，但數(shù)字采集部分只占整個流程的很小一部分。因此，本設(shè)計改用了介入FPGA的接口轉(zhuǎn)換間接通訊方式，不僅保證了數(shù)據(jù)的傳輸速度，而且為DSP節(jié)省了較多的資源，為其他功能的實現(xiàn)留出了足夠的空間。

ADC與DSP通訊的實現(xiàn)過程可表述為：首先，DSP與FPGA之間通過MCBSP傳輸命令字，DSP下發(fā)命令控制FPGA的工作狀態(tài)，完成命令解釋及相應(yīng)采集工作；其次，DSP與FPGA兩者之間可通過HPI口進行數(shù)據(jù)的傳輸，并將ADC采集到的數(shù)據(jù)同步寫入DSP的DRAM中，其中HPI為并行外部存儲接口，可將并行數(shù)據(jù)直接寫入DSP的指定內(nèi)存地址，該部分內(nèi)存的數(shù)據(jù)可通過內(nèi)部DMA控制總線自動進行數(shù)據(jù)搬移而不占用CUP時間，這樣不僅有效地利用了芯片上的資源，并且保證了儀器工作的實時性。需要注意的是，HPI接口作為高速并行接口，寫入速度為十幾兆位每秒，至幾十兆位每秒，大大超過了ADC的讀取速度，因此，在轉(zhuǎn)換傳輸過程中要考慮到數(shù)據(jù)的緩沖，控制時序做適當(dāng)?shù)牟杉却?。具體工作流程是：在儀器采集工作開始階段，上位機下發(fā)命令使得井下控制電路開始工作，控制電路按照約定的傳輸數(shù)據(jù)信號協(xié)議定時發(fā)送點火信號，并經(jīng)過驅(qū)動電路激發(fā)換能器發(fā)射，與此同時采集模塊完成初始化，在發(fā)射完成一定時間之后由控制模塊控制其開始采集數(shù)據(jù)，采樣率和采樣長度可按照約定的協(xié)議命令設(shè)定，在ADC采集的同時，數(shù)據(jù)直接放入FPGA的緩沖FIFO(First In First Out)中，F(xiàn)PGA自行檢測FIFO模塊的狀態(tài)，當(dāng)為非空狀態(tài)時，將數(shù)據(jù)從FIFO中讀出并通過HPI接口寫入DSP的指定DRAM地址內(nèi)。這樣，完成一個周期精準(zhǔn)快速的采集。

由于FPGA的接口數(shù)目充足，因而ADC之間可采用同步傳輸?shù)姆绞剑粌H邏輯時序簡單，而且傳輸速度快，性能穩(wěn)定。圖7為并行輸出的時序，圖8為ADC與FPGA之間的實際連接電路。

為了保證在既定的增益模式下接收到的信號不至于太小而分辨率過低，或者信號過大而造成溢出畸變，DSP要對采集的數(shù)據(jù)進行識別，實現(xiàn)自動增益控制。具體實現(xiàn)為：控制命令字以串碼的方式發(fā)送給接收電路的串并譯碼器，以控制增益開關(guān)的狀態(tài)，DSP識別出每路信號的最大值，當(dāng)最大值高于上門檻標(biāo)識值時，自動控制增益碼要調(diào)小一檔；反之則調(diào)大一檔（需要適當(dāng)調(diào)節(jié)上門檻電壓值與門檻電壓值之差），這樣信號將在一個特定范圍內(nèi)波動，既穩(wěn)定又保證了分辨率。

2.3 NAND flash與FPGA之間的通訊設(shè)計

本設(shè)計采用的是兩片現(xiàn)代公司的HY27UH08AG5M芯片，該芯片單片容量為2 GB，每片分為16384個塊，每塊又分為64頁，每頁包含(2048+64)個字節(jié)的存儲單元[16]。然而，該芯片的訪問時序相對復(fù)雜，邏輯分組較為明確，因此要求十分精確的時序邏輯控制該芯片的工作狀態(tài)。

從電路的可擴展性考慮，不可能將flash與DSP直接用來通訊，這樣不僅占用了大量的接口資源，而且不具備存儲擴展性。因而本設(shè)計以FPGA作為跨越DSP與flash之間的傳輸橋梁，DSP以命令字的形式控制flash的工作狀態(tài)。具體工作流程如下：在井下采集階段，flash的寫狀態(tài)打開，采集到的數(shù)據(jù)由DSP濾波、壓縮以及協(xié)議打包等處理之后進入FPGA中的RAM，并觸發(fā)其中的FIFO非空標(biāo)志信號使能，F(xiàn)PGA控制寫邏輯時序?qū)?shù)據(jù)寫入flash，在寫入flash的過程中，控制寫入的間隔。由于Flash的構(gòu)造限制，每頁的存儲量為(2048+64)個字節(jié)，而以連續(xù)模式寫入的最大字節(jié)數(shù)為2048，因此，在寫入數(shù)據(jù)的開始必須進行計數(shù)，每個數(shù)據(jù)到來就進行計數(shù)累加，當(dāng)達到單周期最大寫入值時，必須重新寫入5周期的控制命令字(包括2個周期的頁存儲地址和3個周期的塊存儲地址)以進行下一頁的寫入。而在默認模式下，單周期每道采集到的數(shù)據(jù)是2 kB，四道一共8 kB，所以在數(shù)據(jù)存儲的過程中，翻頁操作發(fā)生在每道數(shù)據(jù)當(dāng)中，為了進行同步，在每頁的開始兩個存儲單元里固定寫入兩個標(biāo)識符(本設(shè)計中暫定標(biāo)識符為0xAA)，這樣一方面對數(shù)據(jù)進行了一定的間斷標(biāo)示，另一方面也為隨后的儲存器中的壞塊進行管理提供了方便。當(dāng)一個周期的采集完畢，待緩沖區(qū)數(shù)據(jù)全部發(fā)送出去，RAM非空信號清零，此時FPGA控制停止寫入，等待下一組數(shù)據(jù)的到來。在地面數(shù)據(jù)讀取階段，DSP接收到上位機下發(fā)的讀取命令，向FPGA下發(fā)flash讀命令，F(xiàn)PGA控制讀邏輯時序?qū)lash中的數(shù)據(jù)按頁讀取出來，首先仍然將每周期讀出的數(shù)據(jù)放入FIFO中作為緩沖，同時集成在FPGA中的UART模塊使能開始工作，接收由FIFO輸出的并行數(shù)據(jù)，然后依照UART協(xié)議將數(shù)據(jù)串行輸出到片外驅(qū)動芯片上，由RS-485接口傳給上位機，完成數(shù)據(jù)讀取流程。在這里采用RS-485接口是因為它采用平衡驅(qū)動器和差分接收器的組合，可使抗共模干擾能力增強，數(shù)據(jù)通訊協(xié)議簡單，也易于實現(xiàn)，該接口廣泛應(yīng)用于PC機端口的數(shù)據(jù)通訊。

本設(shè)計的另一創(chuàng)新點在于對NAND flash的壞塊管理。NAND flash生產(chǎn)工藝上有一定的精度，不能保證所有的存儲單元都是完好的，因而在寫入之前，要對每個存儲單元進行壞塊檢測。其具體處理方案是：FPGA讀取每塊上第一頁的第2049個存儲單元的信息，如果為0xFF，說明該塊是完好的，可以進行正常的讀寫操作，如果不是，說明為壞塊，跳過該塊并以此方法檢測下一塊的好壞。鑒于該特點，本設(shè)計在數(shù)據(jù)寫入和頁擦除操作上多了一項判斷是否為壞塊的步驟，在某一塊進行操作之前，先對該塊首頁的信息進行提取，也就是看該頁標(biāo)識信息是否為0xFF，如果通過驗證，繼續(xù)對該塊進行操作，如果未通過，塊地址加1至下一塊操作，并循環(huán)以上步驟，具體實現(xiàn)程序見附件。

2.4 控制采集電路與上位機的通訊

控制采集電路與上位機通過RS-485進行通訊，在本設(shè)計中，仍然將該UART接口集成于FPGA中（UART接口協(xié)議簡單，易于集成），最高波特率可以設(shè)置為900 kb/s。在儀器工作階段，接口處于接收狀態(tài)，等待接收上位機下發(fā)命令或者服務(wù)表，完成命令接收之后DSP完成相應(yīng)的控制操作。在數(shù)據(jù)提取階段，作為與上位機之間的數(shù)據(jù)傳輸紐帶，由于數(shù)據(jù)在存儲過程中已經(jīng)通過協(xié)議打包完成，不需要再次經(jīng)過DSP編碼傳輸，這樣不僅減輕了DSP的負擔(dān)，而且使得傳輸速度更快。需要指出的是，由于RS-485接口為半雙工的，在數(shù)據(jù)連續(xù)上傳過程中接口一直作為接收被占用，此時無法收到上位機下發(fā)的命令，因而只有全部數(shù)據(jù)讀出之后才能進行之后的操作，這樣避免了數(shù)據(jù)間斷而產(chǎn)生的不必要的麻煩。

由于該接口協(xié)議應(yīng)用較為廣泛，這里不再做過多贅述。

3 測試結(jié)果

對整套采集控制電路系統(tǒng)進行測試，圖9為采集控制電路實際電路板。測試具體環(huán)境為：175℃的高溫風(fēng)箱中，連續(xù)工作24個小時。

測試過程：首先由信號發(fā)生器輸出頻率為12 kHz的正弦信號，該信號通過接收電路-采集控制電路，存儲到Flash芯片內(nèi)，然后由上位機控制，從芯片中讀出數(shù)據(jù)，得到波形如圖10所示，可以看到：

(1) 當(dāng)接收的信號是標(biāo)準(zhǔn)的正弦波時，輸出顯示的仍然為標(biāo)準(zhǔn)的正弦信號，總體上來看信號在經(jīng)過整個流程沒有發(fā)生畸變或丟失信息。

(2) 輸出信號沒有發(fā)生跳變現(xiàn)象以及波形周圍毛刺噪聲，說明整個采集傳輸系統(tǒng)較為穩(wěn)定

(3) 信號很平穩(wěn)，且工作一段時間之后沒有發(fā)生畸形變化。

由此說明：采集控制電路各部分傳輸性能良好，能夠較準(zhǔn)確地完成信號的采集。

4 結(jié)論

本文從實際隨鉆作業(yè)的各方面需求出發(fā)，分析并設(shè)計了基于DSP和FPGA為基本架構(gòu)，集成ADC和NAND FLASH等外圍功能芯片的采集控制電路。該系統(tǒng)不但滿足了隨鉆測井信號處理的需求，同時在現(xiàn)有電路系統(tǒng)基礎(chǔ)上進行了充分地優(yōu)化。本設(shè)計在接口通信上，采取了以FPGA作為接口拓展的思路，在NAND flash的壞塊管理上又采取了獨特的控制方式，又以十分簡潔的方法實現(xiàn)了自動增益控制，這些都是本設(shè)計的創(chuàng)新所在。最后經(jīng)過在高溫環(huán)境下長時間地測試，在上位機軟件上顯示出了良好的波形結(jié)果。該控制采集電路能夠完成隨鉆測井儀控制所要求的全部功能，滿足了隨鉆測井的要求，為進一步的研發(fā)提供了重要的技術(shù)參考。

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