CMOS工藝中等離子體損傷WAT方法研究

陳培倉,徐政,李俊(中國電子科技集團公司第58研究所,江蘇無錫214035)

CMOS工藝中等離子體損傷WAT方法研究

陳培倉,徐政,李俊
(中國電子科技集團公司第58研究所,江蘇無錫214035)

WAT(Wafer Accept Test)即硅圓片接收測試,就是在半導體硅片完成所有的制程工藝后,對硅圓片上的各種測試結(jié)構(gòu)進行電性測試,它是反映產(chǎn)品質(zhì)量的一種手段,是產(chǎn)品入庫前對wafer進行的最后一道質(zhì)量檢驗.隨著半導體技術(shù)的發(fā)展,等離子體工藝已廣泛應用于集成電路制造中,離子注入、干法刻蝕、干法去膠、UV輻射、薄膜淀積等都可能會引入等離子體損傷,而常規(guī)的WAT結(jié)構(gòu)無法監(jiān)測,可能導致器件的早期失效.設計了新的針對離子損傷的WAT檢測結(jié)構(gòu),主要是縮小了柵端面積,在相同天線比的情況下天線所占面積呈幾何級下降,使得評價結(jié)構(gòu)放置在劃片區(qū)變得可能.

CMOS;WAT;等離子體;損傷;半導體工藝

1　引言

隨著半導體技術(shù)的發(fā)展,等離子體工藝已廣泛應用于集成電路制造中,比如等離子體刻蝕、等離子體增強式化學氣相淀積、離子注入等.它具有方向性好、反應快、溫度低、均勻性好等優(yōu)點.但是它也同時帶來了電荷損傷,隨著柵氧化層厚度的不斷降低,這種損傷會越來越影響到MOS器件的可靠性,因為它可以影響氧化層中的固定電荷密度、界面態(tài)密度、平帶電壓、漏電流等參數(shù)[1～3].

盡管已有大量關(guān)于等離子體損傷方面的研究報道,討論了主要的損傷機制以及可能發(fā)生的工藝步驟,目前對于等離子體損傷的圓片級監(jiān)控卻研究較少,業(yè)界主要使用WCM(Wafer Charging Monitors)公司的CHARM-2圓片來檢查工藝過程產(chǎn)生的等離子體損傷[4].本課題旨在研究等離子體的WAT監(jiān)控方法,吸取前人的經(jīng)驗,設計合理的監(jiān)控結(jié)構(gòu),將等離子體損傷放到常規(guī)的圓片級監(jiān)控結(jié)構(gòu)里,提出評價方法,填補此監(jiān)控的空白.

2　等離子體損傷的天線效應

如圖1所示,如果柵氧區(qū)較小,而柵極面積較大,大面積柵極收集到的離子將流向小面積的柵氧區(qū),為了保持電荷平衡,由襯底注入柵極的隧道電流也需要隨之增加,增加的倍數(shù)是柵極與柵氧面積之比,放大了損傷效應,這種現(xiàn)象稱為"天線效應"[5].

帶天線器件結(jié)構(gòu)的大面積離子收集區(qū)(多晶或金屬)一般位于厚的場氧之上,因此只需要考慮薄柵氧上的隧道電流效應.大面積的收集區(qū)稱為天線,帶天線器件的隧道電流放大倍數(shù)等于厚場氧上的收集區(qū)面積與柵氧區(qū)面積之比,稱為天線比.

舉個例子,假定天線比為1000∶1,離子流為1mA/cm2,則天線收集到的離子流為1 mA/cm2X1000=1 A/cm2.為了保持電荷平衡,隧道電流的密度將相應地從1 mA/cm2升高為1 A/cm2,不僅如此,柵氧化層上的電勢差也隨之增加.如果10 MV/cm的場強可以產(chǎn)生1 mA/cm2的隧道電流,那么產(chǎn)生1 A/cm2的隧道電流則需要13 mV/cm的電場強度,這樣一來,氧化層上的電壓降就不再是10 V而變成了13 V.對于柵氧化層的擊穿,不僅取決于流經(jīng)柵氧化層的總電荷量,電場強度也起著重要的作用.天線結(jié)構(gòu)不僅可以放大隧道電流,也會放大場強應力,因此,天線結(jié)構(gòu)可以放大損傷,使損傷加重.

圖1　天線效應示意圖

對于柵注入的情況,隧道電流和離子電流之和等于等離子體中總的電子電流.因為電流很大,即使沒有天線的放大效應,只要柵氧化層中的場強能產(chǎn)生隧道電流,就會引入嚴重的等離子體損傷.

3　實驗方法設計和實驗方案

經(jīng)過對等離子體損傷機理進行深入的研究以后,我們知道天線結(jié)構(gòu)可以直觀有效地放大損傷的嚴重程度,而在正常的電路設計中柵端一般都需要開孔經(jīng)多晶或金屬互連線引出做功能輸入端,就相當于在薄弱的柵氧化層上引入了天線結(jié)構(gòu),所以在正常流片及WAT監(jiān)測時所進行的單管器件電性測試和數(shù)據(jù)分析無法反映電路中實際的等離子體損傷情況,目前比較主流的對等離子體損傷的評估一般都是采用全片式測試模塊排布的專用測試片,在離子設備出現(xiàn)故障、產(chǎn)品出現(xiàn)損傷性異常或者定周期進行專用測試片進線工藝,經(jīng)各道離子工藝以后采集大量的數(shù)據(jù)進行等離子體損傷的評估,來反應工藝中的損傷情況.但是可以看到這種評估方法的不及時性和滯后性,因此對WAT版圖進行優(yōu)化設計,在保證天線比的基礎(chǔ)上縮小天線面積,使其能被配置在60 μmX60 μm的劃片槽內(nèi),實現(xiàn)實時的圓片級等離子體損傷監(jiān)測和分析.

天線從結(jié)構(gòu)上可分為平板結(jié)構(gòu)和梳狀結(jié)構(gòu)兩種,與電容結(jié)構(gòu)相似,如圖2所示為平板天線結(jié)構(gòu),圖3所示為梳狀天線結(jié)構(gòu).綜合我們的工藝過程,在刻蝕、淀積、注入等等離子體工藝時,梳狀的天線結(jié)構(gòu)更容易受到損傷,因為梳狀天線增加了側(cè)面面積,因此在天線結(jié)構(gòu)選擇上我們將選擇梳狀結(jié)構(gòu)進行工藝實驗.

圖2　平板天線結(jié)構(gòu)

圖3　梳狀天線結(jié)構(gòu)

考慮目前我們典型0.8 μm的工藝生產(chǎn)線,若在常規(guī)監(jiān)測用單管(W/L=20/0.8 μm)上外掛10 K天線的話,則天線面積達到160 000 μm2;以梳狀結(jié)構(gòu)配置在60 μmX60 μm劃片槽里的話,則天線長度超過6 mm,而實際光刻機曝光范圍是1.2 mmX1.2 mm以下,劃片槽還要放置很多的對位、游標、套刻等標記以及一些常規(guī)的監(jiān)測模塊,所以無法忍受這種大面積的天線配置.考慮到等離子體的充電損傷主要是通過天線收集離子電荷然后經(jīng)由薄柵氧化層放電從而導致?lián)p傷的原理,對帶天線的MOS器件進行優(yōu)化.首先在版圖上略去Source和Drain端,只保留Gate和Bulk,另外將Gate面積從20 μmX0.8 μm縮小為0.8 μmX0.8 μm的單孔結(jié)構(gòu),可有效地將天線面積縮小25倍,使得將其配置在劃片槽變得可行,常規(guī)帶金屬天線結(jié)構(gòu)MOS管和優(yōu)化后的評價結(jié)構(gòu)如圖4所示.

為了驗證優(yōu)化結(jié)構(gòu)的有效性,設計了比較容易引入損傷的多晶工藝、N+源漏工藝、P+源漏工藝、接觸孔工藝和金屬工藝天線評價結(jié)構(gòu),在天線設計時采用梳狀結(jié)構(gòu),并且同時配置了1 K和10 K兩種天線比結(jié)構(gòu)以評估損傷影響.另外在工藝過程中,對柵氧化層的厚度進行了拉偏,分別安排了12.5nm、15nm和20nm厚度實驗,以評估等離子體損傷對不同柵氧化層厚度的影響.

圖4　帶金屬天線結(jié)構(gòu)的MOSFET和優(yōu)化結(jié)構(gòu)

4　實驗數(shù)據(jù)采集和結(jié)果分析

4.1數(shù)據(jù)采集方法

按照ASTM F616-86(Standard Method for Measuring MOSFET Drain Leakage Current),ASTM F617-86(Standard Method for Measuring MOSFET LinearThresholdVoltage),JEDECJEP132,ASTM F616-86,617-86&1096-87(Standard Method for Measuring MOSFET Drain OFF Current)測試標準方法擬采集影響器件特性的關(guān)鍵參數(shù)ileak,并參考JESD28-A標準,采用Y(t)=[P(A)-P(0)]/P(0)X100%<100%(P (A)為帶天線結(jié)構(gòu)器件參數(shù),P(0)為無天線結(jié)構(gòu)器件參數(shù))作為器件參數(shù)的評價標準,分析不同天線比天線結(jié)構(gòu)對器件損傷程度的影響情況.

在進行數(shù)據(jù)采集的時候,考慮到柵氧化層的I-V特性(如圖5所示)并不是線性的,當柵氧化層測試電壓低于14.4 V時(電場強度低于7.2 mV/cm),無隧道電流產(chǎn)生,測試到的只是氧化層漏電流,且結(jié)果波動較大,難以分析,只有在發(fā)生毀壞性損傷或其他異常時才會在低電壓下產(chǎn)生大電流.我們知道只有在氧化層所受電場強度接近10mV/cm時才會產(chǎn)生隧道電流[6],結(jié)合如圖5所示的實際擊穿特性曲線,20 nm柵氧化層厚度測試電壓選擇20 V,同理15 nm和12.5 nm厚度的柵氧化層測試電壓分別選擇15 V和12.5 V.

圖5　 20 nm柵氧電容擊穿特性曲線

圖6　無天線結(jié)構(gòu)結(jié)果

圖7　多晶層次引入天線結(jié)果

4.2實驗結(jié)果

無天線結(jié)構(gòu)電流結(jié)果顯示柵電流大小只與柵氧化層的厚度有相關(guān)性,可作為引入天線結(jié)構(gòu)工序的評價基準電流.

在多晶層次引入天線結(jié)構(gòu)后,隨著天線比的增加,等離子體損傷明顯加劇,且當柵氧比較薄時,受到的損傷會變嚴重.當天線比為10K、柵氧厚度為12.5nm時,失效很嚴重,yield loss高達52%.當柵氧達到典型0.8 μm工藝厚度20 nm時候,即使引入10 K的多晶天線,也未發(fā)現(xiàn)有失效點.多晶天線結(jié)果說明了優(yōu)化版圖設計結(jié)構(gòu)能監(jiān)測到工藝的損傷情況,對于我們的典型0.8 μm工藝平臺,如果要向下延伸到0.6 μm工藝,即當柵氧厚度要做到12.5 nm時,則要考慮損傷的引入,需要同時考慮多晶工藝設備的優(yōu)化或替換.

圖8　孔層次引入天線結(jié)果

孔天線設計的時候,在天線多晶上開接觸孔,引入孔腐蝕的等離子體充電電荷,得到孔腐蝕的充電損傷.結(jié)果表明隨著天線比增加,充電損傷加劇,即使在我們典型的0.8 μm工藝柵氧厚度15 nm時,如果外掛上10K的天線以后也可能引入很嚴重的損傷,yield loss高達83%,需要引起重視,進行設計規(guī)則的優(yōu)化,規(guī)避損傷風險.

在孔層次天線中我們可以很明顯地看到,在薄柵氧的時候,大天線的情況下?lián)p傷特別嚴重,基本滿圓片超標.因為此結(jié)果不僅引入了孔層次的損傷,而且引入了多晶層次的損傷,因為孔在開在外掛的多晶天線上的,那么總的損傷就是多晶加上孔兩個層的損傷引入之和,所以孔天線引入的損傷大于多晶天線損傷,這是符合理論預期的.

圖9　金屬層次引入天線結(jié)果

從金屬天線比較結(jié)果來看,大部分情況下都沒有損傷引入,但是當柵氧為12.5 nm、天線比為10K時,出現(xiàn)52%的yield loss,主要呈中心區(qū)域性異常分布,可能是由于金屬刻蝕腔體中央高電勢差所致.

圖10　 N+SD層次引入天線結(jié)果

圖11　 P+SD層次引入天線結(jié)果

N+源漏天線是在柵多晶天線上引入了N+源漏的高能量注入損傷.從結(jié)果來看,損傷受外掛天線影響比較大,1K天線結(jié)構(gòu)、12.5 nm柵氧厚度也只有17%的yield loss;但是如果將天線增加到10K、12.5 nm柵氧厚度,yield loss增加到95%,15 nm柵氧厚度yield loss也增加到了45%.

與N+源漏天線引入方法相似,P+源漏天線是在柵多晶天線上引入了P+源漏的高能量注入損傷,從結(jié)果來看,基本同N+源漏天線損傷情況相似,不同的是當15 nm柵氧厚度、10K天線時損傷分布不同,P+源漏注入損傷主要分布在圓片的邊緣,可能是邊緣電勢差較大導致的.

5　結(jié)論

從實驗結(jié)果來看,隨著天線比的增加,損傷程度明顯加重,這給我們在制定設計規(guī)則的時候多了一個數(shù)據(jù)參考.另外對器件特性比較敏感的多晶、源漏和孔層次,相對于金屬來說等離子體損傷較重;氧化層的厚度不同損傷程度也不同,比較薄的氧化層受到損傷后質(zhì)量下降明顯,比較厚的20 nm柵氧在外掛10K的天線后基本都無損傷失效點,但從理論上來說如果氧化層繼續(xù)變薄到3 nm以下,基本不用再考慮充電損傷問題,因為對于3 nm厚度的氧化層而言,電荷積累是直接隧穿越過氧化層勢壘,不會在氧化層中形成電荷缺陷.

本次實驗結(jié)果反映了優(yōu)化測試結(jié)構(gòu)的有效性,可以監(jiān)控離子體工藝損傷情況,由于設計結(jié)構(gòu)的簡單和兼容性,可以配置在大部分產(chǎn)品的晶片劃片區(qū),對工藝中的等離子體損傷進行實時的監(jiān)控,而不是像業(yè)界通用的CHARM-2評估測試圓片那樣定期評估.當然從定量分析上看,無法像CHARM-2圓片那樣可以得到更具體的數(shù)據(jù),甚至可判斷積累的電荷電性.

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[2]FANG S,McVITTIE J P.Thin-oxide damage from gate charging during plasma processing[J].IEEE Elec Dev Letts, 1992,13(5)∶288-290.

[3]W Lukaszek.WAFER CHARGING DAMAGE IN IC PROCESS EQUIPMENT[C].ECS International Semiconductor Technology Conference,Shanghai,China,2001,5. 27-30.

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Studies on Testing Plasma Damages in WAT in CMOS Technology

CHEN Peicang,XU Zheng,LI Jun
(China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214035,China)

WAT tests wafers after accomplish all semiconductor technologies to monitor the quality of products and serves as the last quality testing before delivery.Along with the development of semiconductor technology,plasma technologies have been widely applied in IC manufacturing.Ion implantation,dry etch and UV radiation may bring plasma damages that cannot be found using normal WAT and cause early failure.The article designs a new WAT structure to monitor plasma damages by reducing GATE oxide area,which dramatically reduces antenna area and enables evaluation placement.

CMOS;WAT;plasma;damage;semiconductor process

TN307

A

1681-1070(2016)06-0031-05

2016-3-28

陳培倉(1981-),男,江蘇連云港人,2005年畢業(yè)于西安電子科技大學微電子學專業(yè),工程師,現(xiàn)在中國電子科技集團公司第五十八研究所主要從事產(chǎn)品研發(fā)工作.