陣元失效對相控陣天線低副瓣的影響分析*

潘　超　張　任　李　瑞

(中國船舶重工集團(tuán)公司第七二二研究所　武漢　430205)

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陣元失效對相控陣天線低副瓣的影響分析*

潘超張任李瑞

(中國船舶重工集團(tuán)公司第七二二研究所武漢430205)

摘要針對相控陣天線時(shí)常發(fā)生陣元失效這一問題，以一維均勻直線陣為模型，分析了陣元失效對相控陣天線低副瓣電平的影響，主要考察了失效陣元個(gè)數(shù)和失效陣元位置這兩個(gè)要素。計(jì)算機(jī)仿真結(jié)果表明，當(dāng)失效陣元位于陣列兩端位置時(shí)，低副瓣電平惡化較輕，而當(dāng)失效陣元位于陣列中間位置時(shí)，低副瓣電平惡化較嚴(yán)重。對于預(yù)先設(shè)計(jì)-30dB低副瓣電平的24元均勻直線陣，當(dāng)失效陣元超過2個(gè)時(shí)，最大副瓣電平大于-20dB的概率超過0.9。

關(guān)鍵詞相控陣天線; 陣元失效; 副瓣電平; 波束形成

Class NumberTN821.8

1　引言

低副瓣是相控陣天線一項(xiàng)非常重要的性能指標(biāo)[1～2]。在接收狀態(tài)下，低副瓣能夠抑制從副瓣進(jìn)來的干擾和雜波，從而有效提高接收信號的信噪比[3]。在發(fā)射狀態(tài)下，低副瓣能夠降低從副瓣泄露出去的能量，從而有效提高系統(tǒng)設(shè)備的抗敵方偵查能力[4]。然而，由于高低溫變化以及振動(dòng)等較惡劣的外界環(huán)境以及硬件的使用壽命等原因，相控陣天線時(shí)常會(huì)產(chǎn)生陣元失效的問題[5～6]。失效的陣元會(huì)破壞陣列原有的幾何結(jié)構(gòu)特性，直接導(dǎo)致陣列的副瓣級明顯升高，嚴(yán)重影響了陣列的性能。鑒于此，研究陣元失效，如失效陣元個(gè)數(shù)以及失效陣元分布位置等，并評估這些要素對低副瓣的影響程度具有重要的工程實(shí)踐價(jià)值。本文以一維均勻直線陣為模型，對陣元失效對低副瓣的影響進(jìn)行了統(tǒng)計(jì)分析，并給出了相應(yīng)的結(jié)論，這些結(jié)論對相控陣天線的監(jiān)測與維護(hù)具有指導(dǎo)意義。

2　低副瓣方向圖合成

2.1陣列方向圖合成

以一維均勻直線陣為模型，圖1展示了N元陣列示意圖，設(shè)陣元間距為d，且各陣元均為各向同性陣元，于是該陣列的導(dǎo)向矢量可表示為

a(q)=[1，ejb，…，ej(N-1)b]T

(1)

圖1　陣列空間位置關(guān)系示意圖

陣列方向圖定義為給定陣列權(quán)矢量W對不同角度信號的陣列響應(yīng)

F(q)=WHa(q)

(2)

W=[ω1，ω2，…，ωN]T

(3)

其中，wi=Iiejφi為第i個(gè)陣元的激勵(lì)，Ii、φi分別為激勵(lì)的幅度與相位。

2.2低副瓣方法

圖2　-30dB低副瓣電平的加權(quán)系數(shù)

圖3　-30dB低副瓣電平方向圖

低副瓣方向圖合成就是要尋找特定的陣列權(quán)矢量W使得合成的方向圖F(θ)具有滿足實(shí)際需求的低副瓣電平。常見的低副瓣合成方法有經(jīng)典的Chebyshev加權(quán)法[7～8]、Tayler加權(quán)法[9]以及基于自適應(yīng)陣列理論的方法，如數(shù)值綜合法NPS[10～12]。本文重點(diǎn)討論陣元失效對低副瓣的影響，對于低副瓣方法的具體實(shí)現(xiàn)不做介紹。圖2展示了使用三類加權(quán)方法對24元均勻直線陣實(shí)現(xiàn)-30dB低副瓣電平的加權(quán)系數(shù)，圖3展示了相應(yīng)的低副瓣方向圖，其中常規(guī)波束形成的最大副瓣電平為-13.21dB，低副瓣波束形成實(shí)現(xiàn)了-30dB的低副瓣電平。

3　陣元失效對低副瓣的影響

陣元失效，意味著失效陣元的激勵(lì)ωi=0。失效的陣元會(huì)破壞陣列原有的幾何結(jié)構(gòu)特性，為了評估陣元失效對低副瓣的影響，這里引入兩個(gè)副瓣電平惡化參數(shù)，最大副瓣電平惡化量和最大副瓣電平超限概率。

1)最大副瓣電平惡化量

最大副瓣電平惡化量TSLL計(jì)算如下：

TSLL=SLLP-SLLC

(4)

其中SLLP為設(shè)計(jì)的最大副瓣電平，SLLC為存在陣元失效時(shí)的最大副瓣電平。

2)最大副瓣電平超限概率PC

假設(shè)各個(gè)陣元失效是獨(dú)立同分布事件，設(shè)定最大副瓣電平容忍值為SLLS，當(dāng)已知陣元失效個(gè)數(shù)，計(jì)算出SLLC>SLLS的概率，

PC=NS/NC

(5)

其中，NS為使得SLLC>SLLS的陣元失效位置組合數(shù)，NC為陣元失效位置總組合數(shù)。

4　計(jì)算機(jī)仿真

以24元均勻直線陣為例，使用Chebyshev加權(quán)法預(yù)先設(shè)計(jì)了-30dB的均勻副瓣電平，對此分析失效陣元個(gè)數(shù)分別為1、2、3、4情況下陣列方向圖的最大副瓣電平。

表1列出了存在1個(gè)失效陣元時(shí)陣列方向圖的最大副瓣電平，表2～表4則分別列出了存在2、3、4個(gè)失效陣元時(shí)，副瓣電平惡化最嚴(yán)重和最弱的五種失效陣元組合下的最大副瓣電平。可見，當(dāng)失效陣元位于陣列中間位置時(shí)，副瓣電平惡化較嚴(yán)重，而當(dāng)失效陣元位于陣元兩端時(shí)，副瓣電平惡化較弱。

表1　失效1個(gè)陣元時(shí)的最大副瓣電平SLLC

表2　失效2個(gè)陣元時(shí)的最大副瓣電平SLLC

表3　失效3個(gè)陣元時(shí)的最大副瓣電平SLLC

表4　失效4個(gè)陣元時(shí)的最大副瓣電平SLLC

表5列出了最大副瓣電平惡化參數(shù)，其中最大副瓣電平容忍值設(shè)為-20dB，可見當(dāng)監(jiān)測到失效陣元個(gè)數(shù)超過2時(shí)，最大副瓣電平高于-20dB的概率大于0.9，即預(yù)先設(shè)計(jì)的低副瓣已經(jīng)惡化到不可接受的程度，此時(shí)應(yīng)該考慮對相控陣天線的失效陣元進(jìn)行更換或者采取補(bǔ)償算法進(jìn)行補(bǔ)償。

為了更加直觀地了解陣元失效對低副瓣電平的影響，圖4～圖7分別展示了陣元失效個(gè)數(shù)為1、2、3、4時(shí)，最大副瓣電平惡化最嚴(yán)重和最弱時(shí)的陣列方向圖。

表5　最大副瓣電平惡化參數(shù)

圖4　失效1個(gè)陣元時(shí)的方向圖

圖5　失效2個(gè)陣元時(shí)的方向圖

圖6　失效3個(gè)陣元時(shí)的方向圖

圖7　失效4個(gè)陣元時(shí)的方向圖

5　結(jié)語

本文分析了陣元失效對相控陣天線低副瓣電平的影響，主要考察了失效陣元個(gè)數(shù)和失效陣元位置這兩個(gè)要素。計(jì)算機(jī)仿真結(jié)果表明，當(dāng)失效陣元位于陣列兩端位置時(shí)，低副瓣電平惡化較輕，而當(dāng)失效陣元位于陣列中間位置時(shí)，低副瓣電平惡化較嚴(yán)重。對于預(yù)先設(shè)計(jì)-30dB均勻副瓣電平的24元均勻直線陣，當(dāng)失效陣元超過2個(gè)時(shí)，最大副瓣電平大于-20dB的概率超過0.9。該結(jié)論可以給相控陣監(jiān)測與維護(hù)提供一定的指導(dǎo)。

參 考 文 獻(xiàn)

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*收稿日期：2015年10月5日,修回日期：2015年11月27日

作者簡介：潘超，男，博士，工程師，研究方向：相控陣天線技術(shù)。張任，男，碩士，工程師，研究方向：相控陣天線技術(shù)。李瑞，男，碩士，工程師，研究方向：信息安全技術(shù)。

中圖分類號TN821.8

DOI：10.3969/j.issn.1672-9730.2016.04.022

Effects of Element Failure on Side-lobe Level of Phased Array Antenna

PAN ChaoZHANG RenLI Rui

(No.722 Research Institute, CSIC Wuhan430205)

AbstractArray-element can fail during working usually because of various reasons. Aimming at this question， the effects of element failure on the side-lobe level of phased array antenna are analyzed based on the model of one-dimension uniform linear array. And the number and the distribution position of the failed elements are studied. Simulation results show that the side-lobe level will deteriorate slightly when the failed elements are located at the both ends of the array， but it will deteriorate seriously when the failed elements are located at the middle of the array. For the 24-element uniform linear array with -30dB side-lobe level， the probability of the side-lobe level is higher than -20dB exceeds 90 percents when the number of failed elements is more than 2.

Key Wordsphased array antenna, element failure, side-lobe level, beamforming