CMOS集成電路低功耗設(shè)計(jì)技術(shù)研究

李駿

（黑龍江省中再生資源開發(fā)有限公司 150000）

CMOS集成電路低功耗設(shè)計(jì)技術(shù)研究

李駿

（黑龍江省中再生資源開發(fā)有限公司 150000）

現(xiàn)如今，人們?cè)絹?lái)越熱衷于對(duì)集成電路性能和功耗方面的研究，而CMOS集成電路也因其低功耗、高性能的優(yōu)勢(shì)日益成為人們關(guān)注的焦點(diǎn)。鑒于此，本文主要從動(dòng)態(tài)功耗和靜態(tài)功耗兩方面介紹了CMOS集成電路的低功耗設(shè)計(jì)技術(shù)，以期為集成電路的優(yōu)化設(shè)計(jì)提供一些幫助。

CMOS集成電路；設(shè)計(jì)技術(shù)；低功耗

受移動(dòng)設(shè)備迅猛發(fā)展和電池技術(shù)停滯不前的雙重影響，功耗性能在集成電路方面的重要性日趨凸顯。衡量電子產(chǎn)品的參數(shù)包括面積、性能和功耗，而在保證性能最優(yōu)化和面積一定的前提下，顯然功耗是亟待解決的設(shè)計(jì)難題。

1 低功耗設(shè)計(jì)簡(jiǎn)介

功耗估計(jì)和功耗優(yōu)化是集成電路設(shè)計(jì)研究的兩大關(guān)鍵部分，前者是低功耗設(shè)計(jì)的前提準(zhǔn)備，后者是低功耗設(shè)計(jì)的最終目的，而能否最大程度地實(shí)現(xiàn)集成電路的低功耗設(shè)計(jì)，很大部分取決于能否實(shí)現(xiàn)功耗的最優(yōu)化。

功耗估計(jì)是指通過(guò)一定的技術(shù)和方法提前獲取電路功耗的預(yù)計(jì)值，目前主要有平均功耗估計(jì)和最大功耗估計(jì)兩種方法。隨著電路規(guī)模的擴(kuò)大，如何快速而準(zhǔn)確地估計(jì)出電路的功耗成為目前一個(gè)重要的研究方向。功耗優(yōu)化就是采用分析數(shù)據(jù)、建立模型等手段，加上功率估計(jì)的配合，實(shí)現(xiàn)功率消耗最小化的最終目標(biāo)。當(dāng)然，只有實(shí)現(xiàn)兩者的緊密配合，才能最大程度地實(shí)現(xiàn)集成電路低功耗設(shè)計(jì)。

2 CMOS集成電路低功耗設(shè)計(jì)技術(shù)

CMOS集成電路之所以在電路規(guī)?；蝿?shì)下備受青睞，主要依托于其低功耗的特性。下面就針對(duì)其低功耗優(yōu)化方法進(jìn)行簡(jiǎn)要概述：

2.1 動(dòng)態(tài)功耗優(yōu)化技術(shù)

動(dòng)態(tài)功耗是由電路在各種穩(wěn)定的工作狀態(tài)間進(jìn)行轉(zhuǎn)變而產(chǎn)生的，是集成電路中的主要耗能部分。因此，實(shí)現(xiàn)動(dòng)態(tài)功耗優(yōu)化是擺在我們面前的首要問(wèn)題，其主要解決方法有：

（1）降壓

由動(dòng)態(tài)功耗的定義可知，電壓的跳轉(zhuǎn)會(huì)增大動(dòng)態(tài)功耗值，因此降低電源電壓可以有效減少動(dòng)態(tài)功耗。同時(shí)，由于電源電壓作用的是集成電路的整個(gè)芯片部分，而不是局部的一部分，所以在不改變電路結(jié)構(gòu)的條件下，降低動(dòng)態(tài)功耗的效果是最顯著的。

（2）降容

負(fù)載電容與動(dòng)態(tài)功耗之間屬于正比例關(guān)系，因此降低負(fù)載電容也是有效降低動(dòng)態(tài)功耗的途徑之一。在CMOS集成電路中，電容主要由器件柵電容、節(jié)點(diǎn)電容和連線電容組成，其中前兩者與器件工藝有關(guān)。當(dāng)然，在致力于降低集成電路中動(dòng)態(tài)功耗時(shí)，也不能忽略集成電路的運(yùn)行速度，降低負(fù)載電容不僅能實(shí)現(xiàn)前者用途，而且還能有效提高集成電路的運(yùn)行速度。要想實(shí)現(xiàn)上述功能，在降低負(fù)載電容時(shí)應(yīng)選擇體積小的器件并盡量減少連線長(zhǎng)度。

（3）降低開關(guān)活動(dòng)性跳變率

動(dòng)態(tài)功耗除了與以上兩者成正比例關(guān)系，還與集成電路的工作頻率、信號(hào)在單位時(shí)間內(nèi)不同電平之間的跳變次數(shù)成正比例關(guān)系。但顯然，改變電路的工作頻率是不科學(xué)的，因此可以通過(guò)減少開關(guān)活動(dòng)性跳變率來(lái)實(shí)現(xiàn)動(dòng)態(tài)功耗的降低。當(dāng)電路中電信號(hào)的活動(dòng)性變?yōu)榱銜r(shí)，電路的能量消耗就會(huì)消失，即便負(fù)載電容很大，也不會(huì)產(chǎn)生能量消耗。所以，在實(shí)際應(yīng)用中，當(dāng)電路中部分功能處于暫停狀態(tài)時(shí)，可以嘗試通過(guò)屏蔽時(shí)鐘的方法使相應(yīng)的電路停止工作，以達(dá)到降低電路中動(dòng)態(tài)功耗的目的。但是，在CMOS集成電路中，會(huì)出現(xiàn)很多對(duì)電路工作沒(méi)有任何幫助的偽跳變，它們不僅占據(jù)開關(guān)活動(dòng)性空間，嚴(yán)重影響電路功能，而且隨著偽跳變向其它電路傳播，影響到經(jīng)過(guò)的其它系統(tǒng)單位，使得動(dòng)態(tài)功耗大大增加。對(duì)此，可以嘗試通過(guò)減少傳播長(zhǎng)度的方法來(lái)降低偽跳變的影響。

2.2 靜態(tài)功耗優(yōu)化技術(shù)

理論上，CMOS集成電路在電路穩(wěn)定狀態(tài)下不存在從電源直接到地的路徑，因此不會(huì)有靜態(tài)功耗生成。但是，在現(xiàn)實(shí)狀況中，MOS管會(huì)出現(xiàn)兩種漏電流分量，包括反向漏電流和亞閥值電流。由這兩種電流產(chǎn)生的功耗損失被稱為靜態(tài)功耗。

2.2.1 閥值電壓對(duì)漏電流的影響

由前文可知，降低電源電壓確實(shí)能有效減少集成電路的功耗，但是這樣一來(lái)也增加了集成電路中各項(xiàng)功能的運(yùn)行時(shí)間，同時(shí)我們也已經(jīng)得知，在動(dòng)態(tài)功耗優(yōu)化技術(shù)中，影響功耗損失的最主要原因之一便是電源電壓。因此，可以通過(guò)降低閥值電壓的方法來(lái)降低電路的動(dòng)態(tài)功耗。但是在降低動(dòng)態(tài)功耗的同時(shí)，由于閥值電壓的降低會(huì)引起亞閥值電流的增加，使得集成電路中相應(yīng)的靜態(tài)功耗也有所增加。因此，在實(shí)際設(shè)計(jì)中必須考慮閥值電壓對(duì)漏電流的影響。根據(jù)實(shí)際經(jīng)驗(yàn)，集成電路設(shè)計(jì)中如果采用多閥值技術(shù)，就能有效減少漏電流，進(jìn)而減少靜態(tài)功耗，同時(shí)還能保持集成電路各項(xiàng)系統(tǒng)的性能良好。

2.2.2 閥值電壓的調(diào)節(jié)策略

對(duì)于閥值電壓的調(diào)節(jié)要做到具體問(wèn)題具體分析。例如，當(dāng)采用摻雜方法時(shí)，可以通過(guò)掩膜編程的方式來(lái)調(diào)節(jié)電路中器件的閥值電壓，但其缺點(diǎn)是每一個(gè)閥值對(duì)應(yīng)一個(gè)掩膜，即閥值增加時(shí)相應(yīng)的掩膜也要增加，這樣就無(wú)形中增加了制作成本；采用偏壓方式時(shí)，不存在成本增大的問(wèn)題，但是它的連線比較冗雜，不適合應(yīng)用在單一器件上，只有在器件較多的情況下才具有實(shí)際應(yīng)用價(jià)值。

3 CMOS集成電路低功耗設(shè)計(jì)中的注意事項(xiàng)

3.1 總線

在某些CMOS集成電路中，會(huì)不可避免地遇到總線數(shù)量較多的問(wèn)題，并由此帶來(lái)相當(dāng)多的問(wèn)題，如電阻和負(fù)載的增大。所以，造成集成電路中功耗增加的一個(gè)主要因素就是總線，其中大約15%都來(lái)源于此。而要想減少功耗，首先就是要科學(xué)設(shè)置數(shù)據(jù)總線的路徑，盡量減少總線長(zhǎng)度，如果總體路徑不適合改動(dòng)，可以在局部使用較低功耗的總線來(lái)實(shí)現(xiàn)CMOS集成電路功耗的降低。

3.2 門控時(shí)鐘

時(shí)鐘樹所造成的功耗也是設(shè)計(jì)中需要重要考慮的問(wèn)題。在解決這一問(wèn)題時(shí)，可以考慮使用門控時(shí)鐘，讓那些暫時(shí)不需要運(yùn)行的器件處于休眠狀態(tài)，藉由減少運(yùn)行時(shí)間來(lái)降低這一部分的功耗。與此同時(shí)，門控時(shí)鐘在設(shè)置時(shí)不應(yīng)針對(duì)某一特定觸發(fā)器，否則可能會(huì)導(dǎo)致不同時(shí)鐘間產(chǎn)生時(shí)間差。

4 結(jié)語(yǔ)

綜上所述，隨著科技的飛速發(fā)展，集成電路的應(yīng)用越來(lái)越廣泛，人們?cè)诩呻娐返脑O(shè)計(jì)過(guò)程中，不再僅僅關(guān)注電路的運(yùn)行速度，也開始考慮集成電路的功耗問(wèn)題，將研究方向瞄準(zhǔn)于高性能、低功耗的集成電路設(shè)計(jì)。本文針對(duì)CMOS集成電路低功耗設(shè)計(jì)技術(shù)進(jìn)行了初步的研究和探討，希望能給相關(guān)設(shè)計(jì)人員帶來(lái)一定的借鑒和參考。

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[3]桑紅石，張志，袁雅婧，陳鵬.數(shù)字集成電路物理設(shè)計(jì)階段的低功耗技術(shù)[J].微電子學(xué)與計(jì)算機(jī)，2011（4）.

TN432

A

1004-7344（2016）17-0284-01

2016-5-20

李駿（1990-），男，漢族，江蘇淮安人，電路設(shè)計(jì)與集成系統(tǒng)助理工程師，本科，研究方向?yàn)槟M芯片設(shè)計(jì)。