DDS激勵PLL方式的頻率合成器設計

武志敏

摘 要：DDS+PLL是目前頻率合成技術的常用組合方式之一。首先就DDS+PLL的幾種常用合成方式的特點進行了簡單介紹，然后重點利用DDS激勵PLL的方式，實現(xiàn)了一種低雜散低相噪的頻率合成器的設計。在自己的工作中證明了該方案的可實現(xiàn)性。

關鍵詞：DDS；PLL；低雜散；低相位噪聲；頻率合成器

中圖分類號：TN97 文獻標識碼：A DOI：10.15913/j.cnki.kjycx.2016.11.120

文章編號：2095-6835（2016）11-0120-02

現(xiàn)代通信技術的發(fā)展迅猛，使得電子對抗領域對頻率源的準確度、換頻時間以及雜散相位噪聲等技術指標的要求越來越高。一般我們經(jīng)常使用DDS+PLL的方法來實現(xiàn)高頻率、小步進、低相噪的頻率合成器設計。以下是對DDS+PLL的常見組合方式作一簡介。

1 DDS+PLL的頻率合成方式

1.1 DDS內插于PLL

這種方式是把DDS看作分頻器插入PLL。正是因為DDS的頻率的分辨率是非常高的，因而可以實現(xiàn)寬頻帶、小步進頻率的合成。但是因為DDS還可實現(xiàn)小數(shù)分頻，所以會有部分頻段出現(xiàn)雜散現(xiàn)象。

1.2 DDS倍頻于PLL

此種方式是將DDS作為PLL倍頻的參考信號，PLL就成了N倍頻環(huán)。此方式的優(yōu)點是：電路設計簡單，可以得到較高的頻率輸出。因而適合應用在相對雜散、指標要求不是很高的分機以及系統(tǒng)中。缺點是：因為PLL用于直接倍頻，所以在環(huán)路噪聲帶寬內的輸出信號，相位噪聲以及雜散指標，都將惡化20 dB。

1.3 DDS和PLL直接混頻

此方式是將PLL信號作為本振信號，將DDS信號做上變頻、混頻后，再通過一級帶通濾波器將信號輸出。因DDS信號是沒有經(jīng)過倍頻的，對最終信號的相噪也就幾乎沒有影響。同時，如果PLL信號的相噪表現(xiàn)比較好，那么最終輸出信號的相噪指標就會比較好。然而，此方式中的雜散指標主要是依靠最后的那級帶通濾波器作為保障，這就增加了帶通濾波器的設計難度。此方式的優(yōu)勢是：工作頻率范圍窄，換頻時間較快，相位噪聲指標很高。

1.4 DDS激勵于PLL

綜合上面三種頻率合成方式的理論分析以及在工作中的經(jīng)驗，對以上三種方案進行改進，采用DDS激勵PLL的混頻環(huán)方案。這種混頻合成框圖，它是由DDS、混頻鎖相環(huán)、時鐘鎖相環(huán)三部分組合而成?？驁D中的時鐘鎖相環(huán)不但可以作為DDS的輸入?yún)⒖紩r鐘，而且可以作為混頻鎖相環(huán)的混頻器輸入信號。具體情況如圖1所示。

2 DDS+PLL頻率合成器設計

2.1 雜散指標分析

2.1.1 DDS雜散

DDS雜散的一部分是由幅度、相位截斷誤差引起的DAC非線性引起，一部分是由DAC非線性引起。從雜散指標來分析，PLL的環(huán)路帶寬越窄越好。因為如果環(huán)路帶寬窄，雜散就不易落于環(huán)路帶寬之內，輸出頻譜就干凈。

2.1.2 組合雜散

頻率合成中有很多雜散，比如在電路設計中所使用的線性及非線性器件，有源及無源器件均會產生雜散。其中，DDS和時鐘信號之間的組合是雜散的主要來源。為了滿足90dB的雜散指標要求，最終以時鐘在700 MHz與800 MHz兩點之間切換。DDS頻率同時做改動，當信號輸出頻率為571.429 MHz時，則設置時鐘信號為700 MHz。另外，當時鐘信號為700 MHz時，在環(huán)路帶寬內雜散點還有571.053 MHz。也就是說，這個頻點DDS諧波同時鐘諧波的組合次數(shù)為45.通過推算，該點雜散指標能滿足要求。

2.2 相位噪聲的指標分析

混頻倍頻分頻是指頻率的加減乘除?；祛l倍頻分頻均能改變最初信號的相位噪聲。就相位噪聲的指標而言，混頻即為和運算，而倍頻則將惡化20l dB，分頻則會優(yōu)化20 dB。下面對影響輸出相位噪聲的三方面進行討論。

2.2.1 DDS輸出相噪

DDS可以看作一個分頻器件，在理論上，它的輸出信號相位噪聲會優(yōu)化20 dB，但實際上，因為DDS期間內部的各種原因，使DDS輸出的相位噪聲與理論計算輸出不太一致。該方案中，DDS片子選用AD公司的AD9910，其參考輸入信號最高可以到1GHz，輸出信號可以到400 MHz。根據(jù)相關資料計算得出，輸出信號在232 MHz@±10 kHz處，相位噪聲則為：-127+20lg3.5+2≈-135（dBc/Hz）。

2.2.2 時鐘環(huán)輸出相噪

該方案中參考源選用100 MHz的超高頻率精度超低相噪晶振，所以，在計算中可以忽略參考源相位噪聲的惡化。這里將時鐘選取為800 MHz，該處的相位噪聲為：-147+20lg8+2≈-127（dBc/Hz）。我們將此時鐘環(huán)路的帶寬選取得寬一些，這時@±100 kHz處和@±10 kHz處的相位噪聲基本一樣。

2.2.3 混頻環(huán)相噪

若混頻環(huán)的鑒相倍頻次數(shù)為：N=1，則在227～232 MHz頻率下鑒相。混頻環(huán)輸出在±10 kHz處，其相位噪聲則為：-140+20lgN=-140+0=-140（dBc/Hz）。總結以上，該方案輸出568～573MHz信號的相位噪聲@±10 kHz和@±100 kHz時理論值可達到-127（dBc/Hz）。

3 最終測試結果

用Agilent公司N9030頻譜分析儀測試該合成器全頻段范圍內的相位噪聲分別為：-125dBc/Hz@10 kHz；-123dBc/Hz@100 kHz。雜散指標在全頻段范圍內都能夠滿足90 dB的要求。相位噪聲測試情況如圖2所示。

4 總結

通過理論分析和試驗結果得出，這種低相噪低雜散的頻率合成器通過DDS激勵PLL方式來實現(xiàn)，滿足了實際工作中工程上的需求。在研發(fā)中對相位噪聲分析，對有雜散的頻點避開，對將來頻率合成器的理論分析和研制具備了很大的參考價值。

參考文獻

[1]白居憲.低噪聲頻率合成[M].西安：西安交通大學出版社，1995：236-240.

[2]戴逸民.頻率合成與鎖相技術[M].合肥：中國科學技術大學出版社，1995：45-50.

〔編輯：胡雪飛〕