DRAM中一種減少電壓端口的方法

西安紫光國芯半導(dǎo)體有限公司 賈雪絨

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DRAM中一種減少電壓端口的方法

西安紫光國芯半導(dǎo)體有限公司 賈雪絨

【摘要】本文介紹了一個(gè)應(yīng)用于DRAM芯片中減少電壓端口的方法。通過分時(shí)復(fù)用的辦法，實(shí)現(xiàn)了一個(gè)電壓端口既能檢測(cè)內(nèi)部電壓，又能置入外部電壓，而且可以實(shí)現(xiàn)置入多個(gè)外部電壓的功能，大大減少了DRAM芯片中電壓端口的數(shù)目，降低了DRAM前端測(cè)試卡的設(shè)計(jì)復(fù)雜度，大幅度提高了前端測(cè)試的同測(cè)率，降低了DRAM芯片前端測(cè)試的費(fèi)用。

【關(guān)鍵詞】分時(shí)復(fù)用；電壓端口；模擬集成電路

1 引言

當(dāng)前的DRAM設(shè)計(jì)中，電壓端口分為兩類；一類是用來檢測(cè)內(nèi)部電壓值的，即把所有內(nèi)部電壓通過不同的代碼控制的傳輸門傳送至電壓端口，進(jìn)行檢測(cè)；另外一類是用來做外部置入的，直接將每個(gè)電壓端口通過物理連接到各個(gè)電壓的網(wǎng)絡(luò)上。因?yàn)槭俏锢淼慕饘賹舆B接，所以做外部置入的電壓端口不能共用，需要的電壓端口很多。通常來看，VPP，VNWL，VBB，VBBSA，VISO，VINT，VBLH，VOD，VPL，VBLEQ等至少10個(gè)以上電壓端口。太多的電壓端口給前端測(cè)試卡的設(shè)計(jì)帶來難度，同時(shí)也影響到了前端芯片的同測(cè)率。

文章第2節(jié)主要介紹目前DRAM芯片前端測(cè)試中用來進(jìn)行內(nèi)部電壓檢測(cè)和外部電壓置入的實(shí)現(xiàn)方式；第3節(jié)介紹了一種減少DRAM中電壓端口的具體實(shí)現(xiàn)方式及其帶來的具體收益；第4節(jié)給出結(jié)論。

2 目前DRAM芯片中前端測(cè)試的實(shí)現(xiàn)方式

圖1為目前DRAM芯片中，用來實(shí)現(xiàn)內(nèi)部電壓檢測(cè)的電路。Vpl，vbleq，vblh，vint分別代表了DRAM芯片中的內(nèi)部電壓網(wǎng)絡(luò)，tmvmon和tmvmon_n是內(nèi)部電壓檢測(cè)使能信號(hào)和它的反向信號(hào)。當(dāng)tmvmon信號(hào)為高時(shí)，內(nèi)部電壓檢測(cè)模塊開始工作，將選通連接的內(nèi)部電壓通過CMOS互補(bǔ)開關(guān)，送至電壓檢測(cè)端口，檢測(cè)到所選同的具體的電壓數(shù)值。

圖1 當(dāng)前DRAM中用來實(shí)現(xiàn)內(nèi)部電壓檢測(cè)的方法

圖2為目前DRAM芯片中用來實(shí)現(xiàn)外部電壓置入的方法。當(dāng)做外部電壓置入時(shí)，每一個(gè)電壓網(wǎng)絡(luò)在物理金屬連線上直接和一個(gè)外部電壓端口相連，如圖2中所示，四個(gè)電壓Vpl，vbleq，vblh，vint，則需要4個(gè)外部電壓端口。

如上所述，目前DRAM芯片在前端測(cè)試中，對(duì)于所述四個(gè)電壓網(wǎng)絡(luò)，用來實(shí)現(xiàn)內(nèi)部電壓檢測(cè)和外部電壓置入功能時(shí)，所需要的電壓端口就是五個(gè)。由此導(dǎo)致了DRAM前端測(cè)試中電壓端口過多，前端測(cè)試卡設(shè)計(jì)難度大大提高，同時(shí)也降低了前端測(cè)試的同測(cè)率。

圖2 目前DRAM芯片中用來實(shí)現(xiàn)外部電壓置入的方法

3 DRAM中一種減少電壓端口的方法

為了解決現(xiàn)有DRAM中做外部置入的電壓端口多，給前端測(cè)試卡的設(shè)計(jì)帶來難度的技術(shù)問題，本文提供一種DRAM中減少電壓端口的電路。

如圖3所示，整個(gè)電路分為四個(gè)部分，內(nèi)部電壓檢測(cè)模塊，外部電壓置入模塊，CMOS傳輸門開關(guān)部分，以及電壓端口部分。

表1 邏輯控制電路實(shí)現(xiàn)的真值表

Vpl，vbleq，vint，vblh為DRAM芯片中的具體電壓網(wǎng)絡(luò)，tmvmon和tmvmon_n為一組互補(bǔ)信號(hào)，代表著內(nèi)部電壓檢測(cè)使能信號(hào)， A0，A1為外部電壓置入選通的邏輯代碼。

圖3 DRAM中一種減少電壓端口的具體電路實(shí)現(xiàn)方式

當(dāng)tmvmon為高時(shí)，CMOS互補(bǔ)開關(guān)傳輸門將內(nèi)部電壓檢測(cè)模塊與電壓端口相連接。此時(shí)電路實(shí)現(xiàn)的功能是進(jìn)行內(nèi)部電壓的檢測(cè)。這部分功能與已有的檢測(cè)方法相同，通過不同的邏輯選通碼，選通vpl，vbleq，vint，vblh四個(gè)電壓中具體的一個(gè)內(nèi)部電壓，送至電壓端口進(jìn)行檢測(cè)。

當(dāng)tmvmon為低時(shí)，外部電壓置入模塊與電壓端口相連接。此時(shí)電路實(shí)現(xiàn)的功能是進(jìn)行外部電壓的置入。在外部電壓置入模塊中，通過加入邏輯控制電路來實(shí)現(xiàn)具體電壓置入通路的選通。如表1所示，在邏輯控制電路中，A0，A1為外部電壓置入選通代碼，根據(jù)A0，A1的不同值，產(chǎn)生對(duì)應(yīng)的選通信號(hào)sel0，sel1，sel2，sel3信號(hào)，根據(jù)選通信號(hào)的高低，決定將外部置入的電壓送入內(nèi)部電壓網(wǎng)絡(luò)中的其中一路。

本文所述的DRAM中減少電壓端口的方法，具有以下有益效果［1］：

（1）本電路通過分時(shí)復(fù)用的辦法，實(shí)現(xiàn)了一個(gè)電壓端口既能實(shí)現(xiàn)內(nèi)部電壓檢測(cè)，又能實(shí)現(xiàn)外部電壓置入的功能，而且可以實(shí)現(xiàn)外部置入多個(gè)電壓的功能，大大減少了DRAM芯片中電壓端口的數(shù)目，降低了測(cè)試卡的設(shè)計(jì)復(fù)雜度。

（2）本電路僅通過一個(gè)電壓端口，來實(shí)現(xiàn)檢測(cè)內(nèi)部電壓和外部電壓置入的功能。設(shè)計(jì)簡單，大大減少了DRAM芯片中電壓端口的個(gè)數(shù)，提高了前端測(cè)試的同測(cè)率。

4 結(jié)論

通過分時(shí)復(fù)用的辦法，實(shí)現(xiàn)了一個(gè)電壓端口既能實(shí)現(xiàn)內(nèi)部電壓檢測(cè)，又能實(shí)現(xiàn)外部電壓置入的功能，而且可以實(shí)現(xiàn)同一個(gè)電壓端口外部置入多個(gè)電壓的功能，大大減少了DRAM芯片中電壓端口的數(shù)目，降低了測(cè)試卡的設(shè)計(jì)復(fù)雜度，提高了前端測(cè)試的同測(cè)率。

參考文獻(xiàn)

［1］賈雪絨.“DRAM中一種減少電壓端口的方法”專利號(hào)201420575678.8，證書號(hào)4135503；授權(quán)日期2015/02/18.

作者簡介：

賈雪絨（1981－），女，陜西大荔人，碩士，西安紫光國芯半導(dǎo)體有限公司工程師。