基于FPGA多模時間同步觸發(fā)系統(tǒng)的研究與設計

鄒　虹，紀龍蟄，邢園丁，趙　艷，張繼軍

(西北核技術(shù)研究所，陜西 西安 710024)

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基于FPGA多模時間同步觸發(fā)系統(tǒng)的研究與設計

鄒虹，紀龍蟄，邢園丁，趙艷，張繼軍

(西北核技術(shù)研究所，陜西 西安 710024)

摘要:分布式測試系統(tǒng)需要對不同基站的測試觸發(fā)脈沖進行時間同步，利用衛(wèi)星導航系統(tǒng)的授時功能可以實現(xiàn)高精度的時頻校準和同步定時. 本文設計了由GPS/BD2雙模接收機和本地高穩(wěn)晶振組成的多模時間同步觸發(fā)系統(tǒng)，用FPGA作為主控制器進行系統(tǒng)與上位機的數(shù)據(jù)通信和指令操作，完成了系統(tǒng)的硬件電路研制與用戶界面編程，實現(xiàn)了對不同測試基站的高精度授時與同步脈沖觸發(fā)功能.

關鍵詞:分布式測試系統(tǒng)； 衛(wèi)星授時； FPGA； 同步脈沖觸發(fā)

0引言

分布式測試系統(tǒng)具有容錯力強、 可靠性高、 安全性好等優(yōu)點，廣泛應用在爆炸探測、 衛(wèi)星發(fā)射、 導航制導、 無線通信、 目標跟蹤、 定位識別等領域. 在特殊的應用環(huán)境和測試范圍下，為了使多個測試基站能夠同步實時捕獲到含有高頻成分的動態(tài)被測信號，需要為各測試基站提供準確度較高的時間同步觸發(fā)脈沖，以保證整個分布式測試系統(tǒng)協(xié)同可靠地工作[1-3].

利用衛(wèi)星導航系統(tǒng)的精密授時功能完成地面站點的定時服務和時間同步已越來越多地應用在武器裝備、 移動通信、 電力系統(tǒng)、 大地測量、 金融市場等國防建設和國民經(jīng)濟的各個方面，在時間基準和頻率傳遞中發(fā)揮了重要的基礎性作用[4-6].

本文采用GPS/BD2雙模授時接收機和高穩(wěn)恒溫晶振作為本地時鐘源的多模式組合方式，設計了基于FPGA的分布式測試時間同步觸發(fā)系統(tǒng). 系統(tǒng)中包含的GPS、 BD2和本地晶振3種授時信號源互為備份，統(tǒng)一馴服到與基準秒脈沖(1 PPS)上升沿對齊，為分布式測試系統(tǒng)中的各基站提供可控、 可測的高精度時間同步觸發(fā)信號.

1系統(tǒng)原理與總體設計

1.1多模同步觸發(fā)的基本原理

隨著衛(wèi)星導航技術(shù)的發(fā)展，用戶終端的定位與授時精度越來越高，不同站點的接收機通過結(jié)算衛(wèi)星發(fā)播的授時信號獲得當前時間信息的誤差通常可以控制在納秒量級，可以滿足一般的分布式測試系統(tǒng)對于時間同步的精度要求，各測試基站在配置導航授時接收機后就可以通過統(tǒng)一溯源的方式實現(xiàn)本地時鐘的精準對齊[7,8].

在某些特定場合(如山洞、 隧道、 叢林、 深谷等)，常因接收不到衛(wèi)星信號而導致時間同步功能中斷，為保證測試系統(tǒng)的精密守時，需要設置守時備份單元，并不斷對其進行測試和校準，使得馴服后本地守時鐘的輸出信號與衛(wèi)星鐘的時刻精確對齊. 這個過程包括頻率比對、 閉環(huán)控制、 相位差計算、 時間間隔測量等技術(shù)環(huán)節(jié)，經(jīng)過校準的本地守時鐘就可以作為導航衛(wèi)星在一段時間內(nèi)的替代者，完成對分布式測試系統(tǒng)各基站的時間同步觸發(fā)功能[9,10].

1.2系統(tǒng)總體方案設計

多模時間同步觸發(fā)系統(tǒng)的總體方案設計如圖1 所示.

圖1　時間同步系統(tǒng)總體方案設計Fig.1　The scheme design of the time synchronization system

系統(tǒng)采用雙模導航授時用戶終端同時接收GPS系統(tǒng)和BD2系統(tǒng)的衛(wèi)星信號，經(jīng)過基帶處理后輸出兩路秒脈沖信號GPS_1 PPS和BD2_1 PPS，均溯源到協(xié)調(diào)世界時(UTC). 主控制器同時采集經(jīng)過優(yōu)選后的秒脈沖信號U1PPS和經(jīng)過晶振50 MHz輸出分頻后得到的OCXO_1 Hz時鐘信號，利用時間間隔測量的方法比對二者之間的相位差，通過控制信號對晶振的壓控調(diào)諧作用，逐步減小它們之間的差值. 經(jīng)過閉環(huán)控制過程的不斷校準和修正，最終使得衛(wèi)星接收機輸出的U1PPS和晶振輸出的1 Hz時鐘的上升沿對齊，再經(jīng)過信號的調(diào)理和放大等后端處理環(huán)節(jié)生成可以用于分布式測試基站的觸發(fā)脈沖，從而實現(xiàn)時間同步的目的[11].

整個時間同步觸發(fā)系統(tǒng)中，來自導航衛(wèi)星的基準時間作為授時鐘使用，而系統(tǒng)的守時鐘由本地高穩(wěn)晶振和時鐘馴服模塊組成. GPS_1 PPS，BD2_1 PPS和OCXO_1 Hz時鐘信號同時提供給測試系統(tǒng)，根據(jù)3者的時間精度設定優(yōu)先級從高到低分別為： GPS_1 PPS≥BD2_1 PPS≥OCXO_1 Hz，當某一系統(tǒng)的授時信號出現(xiàn)較大偏差或者因測試環(huán)境條件限制而無法接收授時信號時，主控制器通過時鐘選擇模塊自動切換到另一系統(tǒng)進行不間斷授時，保證整個分布式測試系統(tǒng)的連續(xù)可靠運行[12].

在同步觸發(fā)系統(tǒng)的總體方案設計中，主控制器通過RS-232或其它數(shù)字通信接口與上位機連接，在上位機的指令控制下進行數(shù)據(jù)傳輸和信息交換. 同步觸發(fā)系統(tǒng)還應設置人機交互界面及配套的監(jiān)視顯示控制軟件，以實現(xiàn)系統(tǒng)的高精度測試、 自動化運行和優(yōu)化升級等功能.

2系統(tǒng)硬件設計

2.1器件選型

雙模授時接收機選用芯星通公司的高性能SoC芯片UM220-T，它能夠同時接收GPS的L1和BD2的B1兩個頻點的衛(wèi)星信號，支持單系統(tǒng)獨立使用和雙系統(tǒng)聯(lián)合使用兩種工作方式，無需外接CPU即可直接輸出標準NMEA 0183導航電文，具有3個RS-232串行通信接口，提供1個輸出脈寬和極性均可調(diào)節(jié)的1 PPS秒脈沖信號.

主控制器選用Xilinx公司的Spartan 6系列FPGA芯片，它的內(nèi)部存儲資源豐富，具有高速的外部數(shù)據(jù)接口，可在Xilinx ISE 12.3開發(fā)平臺通過VHDL或Verilog HDL兩種硬件描述語言進行程序設計，完成對雙模接收機輸出信號的處理、 對本地晶振的實時校準以及同步觸發(fā)時間的設定等功能.

其它外設器件的選型及功能參見表1 所示.

表1　硬件系統(tǒng)中的器件選型

2.2硬件電路設計

基于FPGA的多模同步觸發(fā)系統(tǒng)的硬件電路組成如圖2 所示(圖中只顯示授時模塊、 FPGA，MAX3232等主要模塊和芯片，其余外圍芯片略去).

圖2　同步觸發(fā)系統(tǒng)硬件電路示意圖Fig.2　The circuit diagram of the triggering system

在圖2 中，同步觸發(fā)系統(tǒng)各部分之間的硬件連接和工作過程為： 78L05芯片、 AS1117-3.3芯片和AS1117-1.2芯片分別將+12 V的系統(tǒng)輸入電壓轉(zhuǎn)換為+5 V，+3.3 V和+1.2 V，提供給FPGA及其它外圍芯片使用. 系統(tǒng)加電后，UM220-T模塊通過2 491.75 MHz射頻天線同時接收GPS系統(tǒng)和BD2系統(tǒng)的衛(wèi)星導航授時信號，通過內(nèi)部的RF輸入匹配、 SAW濾波、 解擾解調(diào)、 數(shù)字基帶處理等環(huán)節(jié)解算出標準格式的NMEA 0183導航電文，同時由數(shù)字通信接口將電文傳輸?shù)紽PGA中進行處理. FPGA接收到UM220-T的輸出信號后，對電文內(nèi)容進行分析，提取其中的時間、 經(jīng)緯度、 定位精度及衛(wèi)星數(shù)量、 編號、 載噪比等信息，恢復出衛(wèi)星提供的協(xié)調(diào)世界時(UTC)，并將其轉(zhuǎn)換為標準北京時間(BJT). UM220-T通過PPS管腳將1PPS標準秒脈沖信號輸出，該管腳由SMA射頻信號線引出，作為頻率測試參考信號直接使用，同時與FPGA的輸入I/O口EN連接，作為計時同步信號對本地晶振的周期分頻進行上升沿校準. MAX3232芯片實現(xiàn)TTL電平與RS-232電平的轉(zhuǎn)換和串口驅(qū)動功能，將其T1in和R1out管腳分別與FPGA的TXD和RXD管腳相連，T1out和R1in管腳分別與計算機的RXD1和TXD1相連； 將其T2in和R2out管腳分別與UM220-T的TXD和RXD管腳相連，T2out和R2in管腳分別與計算機的RXD2和TXD2相連. UM220-T輸出的導航電文通過RS-232串行通信接口輸入到計算機中，作為顯示控制軟件的實時數(shù)據(jù)使用； 用戶手動發(fā)送的導航模式切換、 啟動方式選擇等操作指令也通過RS-232接口發(fā)送到UM220-T中. FPGA中運行的VHDL程序通過JTAG下載器燒錄，計算機中顯示控制軟件發(fā)送的定時、 計數(shù)、 觸發(fā)信號和時間同步等信息通過RS-232接口輸入到FPGA中進行數(shù)據(jù)處理.

3系統(tǒng)軟件設計

雙模接收機UM220-T輸出的衛(wèi)星電文格式是基于NMEA 0183通信協(xié)議產(chǎn)生的，該協(xié)議采用ASCII碼進行數(shù)據(jù)傳輸，將位置、 速度、 時間等信息通過串行通信接口送至計算機中. 計算機通過RS-232接口與UM220-T模塊進行數(shù)據(jù)通信，可以從NMEA消息語句中提取用戶所需要的位置、 時間等信息，再將ASCII碼表示的字符轉(zhuǎn)換為圖形或數(shù)字顯示的形式，同時能夠向UM220-T發(fā)送規(guī)定格式的指令進行模式設置、 配置信息查詢等操作，這樣便完成了測試與控制系統(tǒng)用戶界面的設計.

3.1顯示控制軟件人機界面設計

上位機的顯示控制軟件是在Borland C++ Builder平臺上利用C++語言編程并通過MSComm控件的串口通信功能來實現(xiàn)的. 串口調(diào)試完畢后，UM220-T模塊輸出的電文數(shù)據(jù)通過RS-232接口傳輸?shù)接嬎銠C中，存儲在輸入輸出緩沖區(qū)中等待讀取命令； 接收完成后，計算機將這些信息與通信協(xié)議進行比對，提取出位置、 時間等參數(shù)信息.

圖3　同步觸發(fā)系統(tǒng)顯示控制軟件Fig.3　The consumer software of the triggering system

對各控件進行編程實現(xiàn)導航電文的數(shù)字化和圖形化顯示，時間同步觸發(fā)系統(tǒng)的顯示控制軟件人機界面，如圖3 所示，其中包括了當前北京時間、 用戶所在經(jīng)緯度、 定位有效標識、 定位精度因子、 解碼后的導航電文等信息，另外可以通過相應按鍵發(fā)送指令進行導航模式、 啟動方式、 串口參數(shù)的選擇操作. 基于C++ Builder 和MSComm控件設計的該顯示控制軟件界面友好、 信息量充足、 測試精度高、 軟件修改簡便、 連續(xù)性與實時性強，利用圖形和數(shù)碼顯示的方式進行數(shù)據(jù)處理分析具有更強的可讀性和直觀性.

在進行時間同步觸發(fā)工作時，用戶通過“開始時間”對觸發(fā)脈沖發(fā)出的時刻進行設定(圖3中的“開始時間： 16時52分20秒”)，軟件可以自動計算該時刻與當前時刻(圖3中的“北京時間： 16時51分04秒”)的間隔(圖3中的“剩余時間： 76秒”)，當本地時間等于設定的“開始時間”時，系統(tǒng)通過硬件電路發(fā)出觸發(fā)脈沖，驅(qū)動各基站設備進行同步測試. 軟件系統(tǒng)在計算出時間間隔后，將其轉(zhuǎn)換為16進制碼(圖中的“HEX碼： 4C”)并通過RS-232接口將該數(shù)據(jù)傳輸?shù)紽PGA中，F(xiàn)PGA啟動對晶振輸出脈沖的分頻計數(shù)和觸發(fā)信號定時程序，即將50 MHz 分頻為1 Hz后開始計時，當累積計到76 s時FPGA控制觸發(fā)電平生成電路發(fā)出觸發(fā)信號. 通過上述過程，系統(tǒng)即可實現(xiàn)由導航衛(wèi)星和本地晶振相互備份進行定時的冗余功能，即便系統(tǒng)無法收到衛(wèi)星發(fā)播的無線電信號，也不會因頻率失鎖造成計時的混亂，而是在檢測到衛(wèi)星信號丟失后自動切換授時模式，依靠經(jīng)過馴服和校準后的本地晶振繼續(xù)完成定時工作，這就達到了分布式測試系統(tǒng)“多模時間同步觸發(fā)”的設計目的.

3.2本地守時晶振的馴服

通過VHDL語言編程實現(xiàn)對本地高穩(wěn)晶振的馴服和校準. 當FPGA的EN端口檢測到1 PPS的上升沿時，程序控制對晶振輸出的50 MHz脈沖進行分頻計數(shù)，通過設定計數(shù)器的初始賦值來改變分頻后的周期與占空比(本系統(tǒng)設定的周期是1 s，占空比是50%)，這樣就可以達到晶振分頻后輸出的OCXO_1 Hz 脈沖與衛(wèi)星時鐘的1 PPS上升沿精確對齊，以實現(xiàn)對守時鐘的馴服和校準.

上述馴服和校準過程并不是在主程序運行的整個階段不間斷進行的，而是根據(jù)系統(tǒng)對于同步觸發(fā)精度的要求而定時工作的，這樣每次校準后，都能夠保證在后續(xù)的一段時間內(nèi)分頻得到的OCXO_1 Hz脈沖與1 PPS上升沿精確對齊，誤差控制在很小的范圍內(nèi)，并且在下一次校準時將誤差清零，重新開始分頻計數(shù)，避免了由于晶振較差的長期穩(wěn)定性或頻率的漂移所造成的誤差積累導致同步精度的逐漸降低.

4實驗結(jié)果及分析

將本文中設計的兩臺多模同步觸發(fā)系統(tǒng)(1#與2#)分別部署在兩個測試基站進行實驗，用示波器觀察兩路輸出信號并進行上跳沿的比對，結(jié)果如圖4 所示，其中1#曲線表示的測試通道所采集的是1#多模同步觸發(fā)系統(tǒng)的輸出信號，而2#曲線表示的測試通道所采集的是2#多模同步觸發(fā)系統(tǒng)的輸出信號.

圖4　兩臺系統(tǒng)輸出秒脈沖比對Fig.4　The output pulse contrast between two systems

從圖4 中可以看出，兩臺多模同步觸發(fā)系統(tǒng)均輸出連續(xù)穩(wěn)定的1 Hz周期信號，在每個計數(shù)周期內(nèi)，信號的上升沿均可對齊，誤差控制在5 μs以內(nèi)，這樣就保證了兩個不同測試基站的多模同步觸發(fā)系統(tǒng)的觸發(fā)脈沖信號在時間和頻率上的高度同步.

5結(jié)論

本文研制了基于FPGA作為主控制器的多模時間同步觸發(fā)系統(tǒng)，完成了系統(tǒng)的硬件電路、 操作界面和程序代碼的設計，通過接收GPS和BD2兩個衛(wèi)星導航系統(tǒng)發(fā)播的授時信號對本地守時鐘進行校準，統(tǒng)一馴服到與1PPS上升沿對齊，利用衛(wèi)星鐘的授時信號和本地晶振的輸出信號對觸發(fā)脈沖的啟動時間進行設定，其備份和冗余設計有利于在各種環(huán)境和試驗條件下保證系統(tǒng)工作的連續(xù)性和可靠性. 經(jīng)測試，通過實時校準，兩臺多模同步觸發(fā)系統(tǒng)輸出信號的同步誤差控制在微秒量級，觸發(fā)脈沖質(zhì)量和系統(tǒng)連續(xù)運行時間均滿足分布式測試系統(tǒng)對同步脈沖的精度要求.

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Research and Design of Multi-Mode Time Synchronization Triggering System Based on FPGA

ZOU Hong, JI Longzhe, XING Yuanding, ZHAO Yan, ZHANG Jijun

(Northwest Institute of Nuclear Technology, Xi’an 710024, China)

Abstract:It is needed to synchronize trigger pulses of different base stations in a distributed testing system. Utilizing the timing service of the satellite navigation systems can implement high precise time and frequency calibration. A multi-mode time synchronization triggering system which was made up of GPS/BD2 dual-mode receiver and local steady crystal oscillator was designed , and FPGA was used as the micro controller to complete the data communication and instruction operation between the system and computer , which achieved the devising of hardware circuits and user interface, realized thehigh precise timing and synchronize triggering functions among different testing base stations.

Key words:distributed testing system; satellite timing; FPGA; synchronized pulse triggering

中圖分類號:TN919.6

文獻標識碼:A

doi:10.3969/j.issn.1671-7449.2016.02.004

作者簡介：鄒虹(1979-)，女，工程師，碩士，主要從事信號與信息處理等研究.

收稿日期:2015-10-21

文章編號:1671-7449(2016)02-0114-06