3D疊層封裝集成電路的芯片分離技術

林曉玲，梁朝輝，溫祺俊

（1.工業(yè)和信息化部電子第五研究所，廣東　廣州　510610；2.電子元器件可靠性物理及其應用技術重點實驗室，廣東　廣州　510610）

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3D疊層封裝集成電路的芯片分離技術

林曉玲1，2，梁朝輝2，溫祺俊2

（1.工業(yè)和信息化部電子第五研究所，廣東廣州510610；2.電子元器件可靠性物理及其應用技術重點實驗室，廣東廣州510610）

摘要：3D疊層封裝是高性能器件的一種重要的封裝形式，其鮮明的特點為器件的物理分析帶來了新的挑戰(zhàn)。介紹了一種以微米級區(qū)域研磨法為主、化學腐蝕法為輔的芯片分離技術，包括制樣方法及技術流程，并給出了實際的應用案例。該技術實現(xiàn)了3D疊層芯片封裝器件內部多層芯片的逐層暴露及非頂層芯片中缺陷的物理觀察分析，有助于確定最終的失效原因，防止失效的重復出現(xiàn)，對于提高集成度高、容量大的器件的可靠性具有重要的意義。

關鍵詞：3D疊層封裝；集成電路；芯片分離技術；區(qū)域研磨法；化學腐蝕法

0　引言

采用立體空間實現(xiàn)多芯片互連的3D疊層芯片封裝技術，可以在不改變封裝體尺寸的前提下，在同一個封裝體內于垂直方向利用引線鍵合或者穿透硅通孔TSV互連等方式疊放兩個或以上的芯片。3D疊層芯片封裝集成電路能夠在提高電路性能的同時，極大地降低電路的功耗，因而成為了高性能器件的新寵[1-3]。

對于全新的3D疊層封裝集成電路，有時需通過破壞性的物理分析，檢查其內部結構，這就需要將電路內部的多層芯片逐層地暴露，并對各層的內部結構進行目檢，以便驗證其內部材料、設計和結構是否符合適用的設計文件或其他規(guī)定的要求[4]。3D疊層封裝集成電路若在使用的過程中出現(xiàn)失效，則缺陷可能存在于多層芯片的某一層中（非頂層芯片）。此時，若想對該缺陷進行物理分析或進一步地對芯片級缺陷進行定位，則均需要在將電路開封并去除該缺陷所在芯片層次之上的芯片之后才可進行。但是，由于芯片的材質為硅（Si），無法采用化學腐蝕法去除，即使是用氫氟酸（HF）浸泡，也不能將其腐蝕去除。而機械開封法主要是用于對陶瓷蓋板封裝或者金屬殼封裝的器件進行開封，通過磨或撬相結合的方法將封裝外殼材料去除，露出封裝內腔，但該方法無法對封裝腔體內的芯片進行局部處理并確保引線不受到損壞。因此，傳統(tǒng)的化學腐蝕或機械開封法均無法滿足3D疊層封裝集成電路非頂層芯片物理分析的需求[5-6]。如何將目標芯片之上的芯片去除，便成為了3D疊層封裝集成電路失效分析/物理分析過程中遇到的棘手問題。

本文結合3D疊層封裝的結構特點，介紹了一種以微米級區(qū)域研磨技術為主、化學腐蝕法為輔的芯片分離技術，包括其制樣方法和技術流程。該技術實現(xiàn)了3D疊層芯片封裝器件內部多層芯片的逐層暴露及非頂層芯片中缺陷的物理觀察分析，對于提高集成度高、容量大的器件的可靠性具有重大的意義。

1　芯片分離技術的制樣方法及流程

利用芯片分離技術將疊層芯片分離的示意圖如圖1所示。

要想暴露非頂層芯片，除了需要去除封裝材料之外，還需要去除上層芯片及芯片之間的粘結劑。因此，芯片分離技術，需要多步驟的配合，才能確保3D器件內部下層芯片的成功暴露。本文采用的芯片分離技術包括區(qū)域研磨法和化學腐蝕法兩部分，涉及區(qū)域研磨前的準備工作（包括樣品固定、檢查樣品平面是否平整（關乎研磨的平整度等問題）、芯片內部結構初步分析和研磨工具選擇等）和研磨過程（包括負載施加、研磨終點監(jiān)測和研磨與化學腐蝕法的搭配等）兩部分內容。

圖1　利用芯片分離技術將疊層芯片分離的示意圖

3D疊層封裝器件的芯片分離方法的技術流程如圖2所示，具體包括以下幾個步驟。

a）確定研磨區(qū)域及其面積

利用聲學掃描顯微檢測法觀察3D疊層芯片封裝集成電路的內部結構，包括器件內部芯片的層數(shù)和芯片面積的大小，并確定研磨區(qū)域及其面積。

b）固定

用熱熔蠟將3D疊層芯片封裝集成電路固定在研磨臺上。該方法避免了采用夾具夾緊固定時夾具對封裝內部芯片造成的受迫破裂或者翹曲損傷，使研磨時樣品的厚度、尺寸不受約束。

c）研磨

根據步驟a）所確定的研磨區(qū)域及其面積，選擇研磨鉆頭、研磨力度、研磨深度和研磨速度，去除研磨區(qū)域的封裝材料和芯片，研磨至目標芯片表面覆蓋的保護層。若研磨面積為3～6 mm2，則研磨鉆頭的長度應為1mm；若研磨面積為7～15 mm2，則研磨鉆頭的長度應為3 mm；若研磨面積大于15 mm2，則研磨鉆頭的長度應為5 mm。

此處所指的研磨應為步進式研磨，即步進施加研磨力度。對于同一種材質，初始時力度較大，例如：第一次研磨總研磨厚度的1/4～1/2，隨著研磨的進行，力度逐漸地減少。研磨力度是指通過刻度旋鈕設置向下研磨的厚度而施加相應的力，研磨力度決定了每次研磨去除的厚度。而研磨方向可設置為：XY方向、X方向或Y方向。

d）化學腐蝕

采用化學腐蝕法，去除步驟c）所述的目標芯片表面覆蓋的保護層。

圖2　芯片分離方法的技術流程圖

2　芯片分離過程的注意事項

在芯片分離的過程中，應注意以下幾個事項。

a）固定初期，應采用表面多點測量的方法

使用熱熔蠟將3D疊層芯片封裝集成電器固定在研磨臺上的過程中，由于熱熔蠟的受熱流動性，在冷卻時可能造成器件表面不平整，從而導致后續(xù)研磨時器件表面出現(xiàn)高低不平的現(xiàn)象。因此，在固定初期，需采用表面多點測量的方法，以確保樣品在研磨臺面上的平整度。

b）對研磨過程進行嚴格的監(jiān)控

研磨不足將無法暴露芯片的內部結構，研磨過度又會損壞芯片并丟失證據。由于失效樣品的重要性和稀缺性，所以必須降低研磨風險。為了避免研磨不足和研磨過度，必須對研磨過程進行嚴格的監(jiān)控。在研磨的過程當中，需不時地通過顯微觀察監(jiān)測研磨終點。試驗過程中發(fā)現(xiàn)，通過觀察各種材料被研磨時的顏色變化情況可以有效地判斷研磨終點，及時地了解樣品內部結構的變化情況。因此，3D疊層封裝的內部芯片逐層暴露的規(guī)律大概如下：未被研磨的塑封料呈黑色；被研磨過的塑封料呈淺灰色，且形貌細致，如圖3所示。硅片（例如：芯片與芯片之間起支撐作用的墊片）在未被研磨之前，光滑細致，呈光亮的鏡面狀，如圖4所示；被研磨之后，顏色呈淺灰色，而且，由于其硬度大，被研磨后，明顯地會變粗糙很多，如圖5所示。當上層硅片被研磨到很薄一層時，透過該薄層可看到下層芯片的內部結構，如圖6所示；繼續(xù)研磨，可看到第二層芯片上的保護層，呈橙黃色透明狀，透過該保護層，可更清楚地看到下層芯片的內部結構，如圖7所示。

顯微觀察研磨終點監(jiān)測法不僅擺脫了對樣品數(shù)量的依賴，還進一步地確保了研磨區(qū)域的大小和深度可控，避免了過度研磨或研磨不足的情況。

圖3　經研磨后的塑封料的形貌圖

圖4　未被研磨的硅片的形貌圖

圖5　經研磨后的硅片的形貌圖

圖6　上層硅片被研磨至一薄層時，透過該薄層可看到的下層芯片的內部結構的形貌

圖7　透過芯片表面覆蓋的保護膜看到的下層芯片的內部結構形貌

3　芯片分離技術在3　D疊層封裝集成電路中的應用實例

以內含NAND Flash和Mobile SDRAM兩個芯片（兩層芯片采用十字交叉型疊層形式）的Htnix疊層封裝存儲器為例，其外觀如圖8所示，通過分離暴露第二層芯片（下層芯片）來說明區(qū)域研磨法和化學腐蝕法相結合的芯片分離技術在3D疊層封裝集成電路中的實際應用，具體過程如下所述。

a）確定研磨區(qū)域及其面積

利用聲學掃描顯微鏡檢測存儲器的內部結構，如圖9所示，存儲器為十字交叉型雙邊引線封裝；確定研磨區(qū)域為封裝材料和第一層芯片，面積約為8 mm；同時測量存儲器初始厚度約為1 mm，根據經驗，通常最上層的封裝材料的厚度約占存儲器總厚度的1/3，從而為確定后續(xù)研磨步驟中研磨封裝材料的研磨力度提供了參考。

b）固定

將存儲器用熱融蠟固定在研磨臺上。

c）研磨

根據步驟a）確定的研磨區(qū)域及其面積，選擇長度為3 mm的研磨鉆頭，利用金相顯微鏡監(jiān)測研磨進度，同時采用步進式研磨，初始研磨力度設置為向下研磨100 μm，從X、Y兩個研磨方向進行研磨直至研磨到第二層芯片表面覆蓋的保護層時停止研磨。

d）化學腐蝕

采用化學腐蝕法去除步驟c）中提到的第二層芯片表面覆蓋的保護層，即可露出清晰完整的第二層芯片的表面。利用金相顯微鏡仔細檢測器件，觀察第二層芯片的內部結構、芯片上的鍵合引線，得到的結圖如圖10-14所示。從圖10-14可以看出：采用本文所述的分離方法得到的目標芯片（下層芯片）的內部結構及其鍵合引線未受損，從而成功地實現(xiàn)了對下層芯片內部結構及鍵合引線的觀察分析。

圖8　器件的正面形貌

圖9　存儲器的內部結構

圖10　第一層（頂層）芯片的形貌圖

圖11　去除第二層芯片（下層芯片）表面的保護層之后的芯片的形貌

圖12　下層芯片的局部形貌圖

圖13　下層芯片上的鍵合引線

4　結束語

本文介紹了一種3D疊層芯片封裝器件的芯片分離方法，該方法以區(qū)域研磨技術為主、化學腐蝕法為輔，實現(xiàn)了3D疊層芯片封裝器件內部多層芯片的逐層暴露，解決了3D疊層芯片封裝器件非頂層芯片物理分析難的問題，還可使一些3D疊層芯片封裝的失效器件的失效分析得以順利完成，對于確定3D疊層封裝集成電路最終的失效原因及機理，防止失效的重復出現(xiàn)，提高器件的可靠性具有重要的意義。

圖14　下層芯片的某個管腳的IV曲線

參考文獻：

[1]鄧丹，吳豐順，周龍早，等. 3D封裝及其最新研究進展[J] .微綱電子技術，2010，47（7）：443-450.

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[3]顧靖，王珺，陸震，等.芯片疊層封裝的失效分析和熱應力模擬[J] .半導體學報，2005，26（6）：1273-1277.

[4]國防科學技術工業(yè)委員會.微電子器件試驗方法和程序：GJB 548A-96 [S] .

[5]孔學東，恩云飛.電子元器件失效分析與典型案例[M] .北京：國防工業(yè)出版社，2006：260.

[6]恩云飛，來萍，李少平.電子元器件失效分析技術[M] .北京：電子工業(yè)出版社，2015：453.

The Chip Seperation Technology of 3D Stacked Package IC

LIN Xiao-ling1，2，LIANG Chao-hui2，WEN Qi-jun2
（1. CEPREI，Guangzhou 510610，China；2. Science and Technologt Laboratort on Reliabilitt Phtsics and Application of Electronic Component，Guangzhou 510610，China）

Abstract：3D stacked package is one of the important packages for high-performance devices，whose specificitt brings new challenge to the phtsical analtsis of devices. A chip separation technology based on the micro-level regional grinding method and chemical etching method is introduced，including its sample preparation method and technique process，and a practical application example is given. The chip separation technologt realizes the exposure of the internal multilater chip later bt later and the phtsical analtsis of the defects in the non-top chip of the 3D stacked chip packaging device，which is helpful to determine the ultimate failure cause and to prevent the duplication of the failure. Besides，it has important significance for improving the reliabilitt of high integration and large capacitt devices.

Key words：3D stacked package；IC；chip separation technologt；regional grinding method；chemical etching method

作者簡介：林曉玲（1978-），女，廣東揭陽人，工業(yè)和信息化部電子第五研究所電子元器件可靠性物理及其應用技術重點實驗室高級工程師，博士，主要從事微電子可靠性物理、IC失效分析技術等研究工作。

收稿日期：2015-10-15

doi:10.3969/j.issn.1672-5468.2016.02.008

中圖分類號：TN 405

文獻標志碼：A

文章編號：1672-5468（2016）02-0036-05